CN105448924A - 具低介电常数绝缘材料的三维存储器装置及其制造方法 - Google Patents

Abstract

本发明公开了一种具低介电常数绝缘材料的三维存储器装置及其制造方法，该存储器装置包括多个叠层，各叠层包括交替叠置的多个导电条和多个绝缘条。绝缘条中至少一者包括具有介电常数等于或小于3.6的绝缘材料。导电材料的多个结构是正交地排列于叠层上。存储器元件是配置于交叉点的界面区内，交叉点位于结构与叠层的侧面之间。绝缘条可以具有实质上大于各自物理厚度的等效氧化层厚度EOT(Equivalent？Oxide？Thicknesses，EOT)。EOT可以大于各自的物理厚度至少10％。绝缘条中至少一者实质上可以由具有介电常数等于或小于3.6的绝缘材料组成。

Description

具低介电常数绝缘材料的三维存储器装置及其制造方法

技术领域

本发明是有关于一种高密度存储器装置，且特别是排列有存储单元的多个平面以提供三维3D阵列的存储器装置及其制造方法。

背景技术

已发展3D存储器装置于包括垂直栅极结构以及垂直通道结构的各种组态。于垂直栅极结构中，包括电荷储存结构的存储单元是配置于有源条的水平面间的界面区，有源条包括用于存储单元以及垂直导电条的通道，垂直导电条排列为字线、字符串选择线(stringselectlines)以及接地选择线(groundselectlines)。于垂直通道结构中，包括电荷储存结构的存储单元是配置于导电条的水平面间的界面区，导电条排列为字线、字符串选择线、接地选择线以及包括用于存储单元的通道的垂直有源条。通过Z-方向中的绝缘材料分离垂直栅极结构中有源条的叠层，因此导电条的叠层位于垂直通到结构内。较厚的绝缘材料可以降低有源条间Z-方向中的通道间(channel-to-channel)干扰，有源条位于垂直栅极结构中，或降低导电条间Z-方向中的栅极间(gate-to-gate)干扰，导电条位于垂直通道结构中。然而，较厚的绝缘材料也可以增加叠层的高度，造成高度的高深宽比，此高度大于叠层中通孔或开口的宽度，并因此造成工艺问题，如弯曲。

本发明旨在提供用于三维集成电路存储器的一种结构，可以减少叠层的高度而不降低装置的性能，或减少Z-方向干扰而不增加叠层的高度。

发明内容

为达到上述目的，本发明提供了一种存储器装置，包括多个叠层，各叠层包括交替叠置的多个导电条和多个绝缘条。绝缘条中至少一者包括具有介电常数等于或小于3.6的绝缘材料。绝缘条中至少一者实质上可以由具有介电常数等于或小于3.6的绝缘材料组成。因此，绝缘条中至少一者的等效氧化层厚度EOT是大于各自的物理厚度。导电材料的多个结构是正交地排列于多个叠层上。存储器元件是配置于多个结构与多个叠层的侧面间的交叉点的界面区内。

本说明书所使用的材料的介电常数是材料的电容率(permittivity)除以真空电容率，也可以称为静态相对电容率(staticrelativepermittivity)。单一绝缘材料层的沉积造成实质上由单一绝缘材料所组成的绝缘层的形成。绝缘层可以包括多层，多层中的一或多层实质上由单一低介电常数(low-K)材料所组成，本说明书所使用的K表示介电常数，而单一低介电常数材料可以具有小于在其它层之间的二氧化硅的介电常数。

绝缘条可以包括群组中的一或多种低介电常数材料，此群组由聚甲基硅倍半氧烷(polymethylsilsesquioxane，P-MSQ)、SiLK(陶式化学股份有限公司所生产，商标名为EcoSmoothTMSilk)、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质(spin-onorganicpolymericdielectric)所组成，其中氟掺杂氧化物包括氟氧化硅(SiOF)(氟化硅酸盐玻璃)，碳掺杂氧化物包括碳氧化硅(SiOC)(碳酸硅酸盐玻璃)、黑金刚石、珊瑚(coral)以及极光材料(aurora)。此群组中的材料具有等于或小于氟氧化硅的介电常数的介电常数，氟氧化硅的介电常数约为3.6且大于群组中其它材料的介电常数。举例来说，碳氧化硅的介电常数约为2.9、P-MSQ的介电常数约为2.3、SiLK的介电常数约为2.6至2.8、黑金刚石的介电常数约为2.6至3.0，而珊瑚的介电常数约为2.7至2.9。某些实施例中，绝缘条可以是实质上由低介电常数绝缘体所组成的单一层，如上述材料中的一者。或者，绝缘条可以是具有大于叠层的物理厚度的EOT的多层叠层。

绝缘条的EOT应该足够高来符合结构的绝缘需求，且实质上大于它们的物理厚度，这样可以维持叠层的深度在用于高深宽比(highaspectratio)刻蚀工艺的工艺限制内。使用上列的材料，EOT可以大于物理厚度至少10％。

包括交替叠置的多个导电条和多个绝缘条的叠层可以具有非简单空间周期(non-simplespatialperiods)通过叠层中的导电条与绝缘条。叠层中的导电条可以包括无掺杂多晶硅(un-dopedpolysilicon)。

存储器装置可以包括通过绝缘层分离的链接元件(linkingelement)，链接元件可以连接至叠层中各自的导电条。存储器装置可以包括具链接元件的叠层中的多个层间连接器(interlayerconnectors)以及图案化导线线路，层间连接器从连接器表面延伸至各自的链接元件，图案化导线线路位于连接器表面的顶部上且连接至各自的层间连接器。

于一实施中，图案化导线线路可以包括耦接至感测电路的多个全局位线(globalbitline)。叠层中的导电条可以包括用于存储器元件的通道，而具导电材料的多个结构中有多个结构可以排列为字线以及包括用于存储器元件的垂直栅极的字符串选择线。

于另一方案实施中，图案化导线线路可以耦接至译码电路。叠层中的导电条可以排列为字线以及包括用于存储器元件的栅极的字符串选择线，而具导电材料的多个结构中有多个结构可以排列为用于存储器元件的垂直通道。

在这两种方案实施中，通过绝缘层分离的具链接元件的叠层可以具有非简单空间周期通过链接元件以及具链接元件的叠层中的绝缘层。

亦提供在此描述的存储器装置的制造方法。于一实施中，形成交替叠置的多个导电层和多个绝缘层于一集成电路基板上，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EDT。交替叠置的多个导电层和多个绝缘层可以具有非简单空间周期通过多个导电层以及多个绝缘层。因此，包括交替叠置的多个导电条和多个绝缘条的叠层可以具有非简单空间周期通过叠层中的导电条以及绝缘条，其中从多个导电层以及多个绝缘层刻蚀出导电条以及绝缘条，而从多个导电层以及多个绝缘层刻蚀出的具链接元件的叠层可以具有非简单空间周期通过链接元件以及叠层中的绝缘层。

于一实施中制造垂直通道结构的存储器装置，可以形成通过集成电路基板上的绝缘层分离的多个牺牲层。可以刻蚀牺牲层与绝缘层以形成第一开口。可以形成多个垂直导电条于第一开口内。可以刻蚀牺牲层与绝缘层以形成多个垂直导电条中相邻导电条之间的第二开口，从而暴露多个牺牲层。可以除通过第二开口暴露的多个牺牲层以形成绝缘层间的水平开口。一存储层是形成于水平开口内的垂直导电条的侧面上。多个导电条的平面可以形成于水平开口内，多个平面中的导电条的侧面接触存储层。多个存储层可以包括氮化硅。

可以从下列图式的检阅、详细的描述以及权利要求范围看出本发明的其他方面以及优点。为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示使用垂直栅极结构的三维(3D)集成电路装置的实施方案的透视图。

图2绘示使用垂直通道结构的三维(3D)集成电路装置的实施方案的透视图。

图3绘示使用不同垂直通道结构的三维(3D)集成电路装置的实施方案的透视图。

图4绘示包括交替叠置的多个导电条和多个绝缘条的叠层，其中绝缘条具有非简单空间周期。

图5绘示依照本发明一实施方案的集成电路的简化方块图。

图6绘示制造使用导电层与绝缘层的三维(3D)存储器装置的简化流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。

图7-图11绘示用于制造使用导电层与绝缘层的垂直栅极结构内三维(3D)存储器装置的工艺阶段图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。

图12-图17绘示使用导电层与绝缘层的垂直通道结构的范例工艺流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。

图18绘示制造使用牺牲层与绝缘层的垂直通道结构的简化流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。

图19-图25绘示使用牺牲层与绝缘层的垂直通道结构的范例工艺流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。

【符号说明】

100、200、300：存储器装置

109、119：SSL栅极结构

126、127：接地选择线GSL

125-1WL至125-NWL：字线

128：源线

102、103、104、105、112、113、114、115、311至314、321至324、331至334、341至344、351至354、411、413、421、423、431、433、441、443、1911至1914、1921至1924、1931至1934、1941至1944、1951至1954：导电条

102B、103B、104B、105B、112A、113A、114A、115A、230、250、261、262、263、1630、1650、1761、1762、1763：链接元件

172、173、174、175、271、272、273、1771、1772、1773：层间连接器

ML1、ML2、ML3：金属层

201：底栅极

210、1310、1311、1312：叠层

220、1620：叠层间半导体主体元件

240、1640：叠层间垂直导电元件

260、1660：参考导体

270：参考选择开关

280：交叉点

290：字符串选择开关

305、315、325、335、345、412、414、422、424、432、434、442、444：绝缘条

361、362：垂直导电条

311m、312m、313m、314m、341m、342m、343m、344m、351m、352m、353m、354m：电荷储存结构

370、2570：绝缘材料

471、472：结构

490：导电材料

495：线

500：集成电路

558：平面译码器

559：SSL线

560：存储器阵列

561：列译码器

562：字线

563：栏译码器

564：位线

565：总线

566：感测放大器以及数据输入结构

568：偏压排列供应电压

567：数据总线

569：偏压排列状态机

571：数据输入线

572：数据输出线

574：其它电路

610、620、630、640、650、1810、1820、1830、1840、1850、1860、1870：步骤

710、712、714、1205、1905、1915、1925、1935、1945、1955：绝缘层

711、713、1210、1220、1230、1240：导电层

715、725：层

720：沟道

726：硅化物层

750：脊形叠层

760：导电线

1201：辅助栅极导体

1410、1941m、1942m、1943m、1944m：存储层

1510：第二导电材料

WL0至WLN-1：导电条

1910：底牺牲层

1920、1930、1940：牺牲层

1950：顶牺牲层

1960：硬掩模

2010、2020：第一开口

2161、2162：垂直有源条

2210：第二开口

2305：水平开口

To1：第一有效厚度

To2：第二有效厚度

Tp：厚度

具体实施方式

配合所附图式，提供本发明的实施例的详细叙述。下列叙述典型地与特定结构的实施例以及方法配合。应理解本发明不受限于具体揭露的实施例以及方法，但可使用其他特征、元件、方法以及实施例来实践本发明。叙述较佳实施例以阐明本发明，并非用以限制本发明的范围，本发明的范围是通过权利要求范围来定义。所属技术领域中具有通常知识者将明了下列叙述的各种等效的变更。各种实施例中类似的元件通常使用类似的元件符号。

图1是使用垂直栅极结构的三维(3D)集成电路装置的实施方案的透视图。绘示于图1的存储器装置100包括多个叠层，各叠层包括在集成电路基板上的Z-方向中交替叠置的多个导电条和多个绝缘条。绝缘条中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘条中至少一者的等效氧化层厚度EOT大于其物理厚度。绝缘条可以包括具有介电常数等于或小于3.6的绝缘材料，如氟氧化硅(氟化硅酸盐玻璃)的介电常数。绝缘材料为群组中的一或多种材料，此群组由P-MSQ(聚甲基硅倍半氧烷)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成，其中氟掺杂氧化物包括SiOF(氟化硅酸盐玻璃)，碳掺杂氧化物包括SiOC(碳酸硅酸盐玻璃)、黑金刚石、珊瑚以及极光材料(aurora)。

本说明书所使用的低介电常数指小于二氧化硅的介电常数的介电常数，二氧化硅的介电常数约为3.9。于一实施方案中，具有低介电常数的绝缘条可以降低的干扰量与实质上由二氧化硅组成的绝缘条相同，且薄于实质上由二氧化硅组成的绝缘条，其中干扰是位于导电条上，导电条相邻于多个叠层中的绝缘条。于另一实施方案中，具有低介电常数的绝缘条可以具有与实质上由二氧化硅组成的绝缘条相同的厚度，且产生的干扰量小于实质上由二氧化硅组成的绝缘条，其中干扰是位于导电条上，导电条相邻于多个叠层中的绝缘条。

于另一实施方案中，具有低介电常数的绝缘条可以薄于实质上由二氧化硅组成的绝缘条，且产生的干扰量小于实质上由二氧化硅组成的绝缘条，其中干扰是位于导电条上，导电条相邻于多个叠层中的绝缘条。

本应用中使用的词汇「等效氧化层厚度」缩写为EOT(EquivalentOxideThicknesses，EOT)，表示通过使用具有不同介电常数的绝缘材料，可以为了与使用二氧化硅时相同的电气性能设计绝缘材料的物理厚度。举例来说，可以设计绝缘层使用具有特定厚度的二氧化硅(SiO₂)，或可以设计绝缘层使用具有小于SiO₂的介电常数的绝缘材料来具有较薄的厚度，以达到与使用具有特定厚度的SiO₂时相同的电气性能。

表1显示对应绝缘材料的物理氧化物厚度的叠层高度的降低的范例：

表1：叠层高度的降低

比较使用低介电常数介电材料的叠层高度的降低以及包括交替叠置的多个导电条和多个绝缘条的叠层高度，其中绝缘条包括具有介电常数(k)约3.9的SiO₂(二氧化硅)。包括SiO₂的绝缘条的各厚度约为45nm(纳米)。举例来说，若绝缘条包括具有介电常数(k)约3.6的SiOF(氟化硅酸盐玻璃)，各绝缘条的物理氧化物厚度可以从约45纳米降低至约41.5纳米，因此8个交替叠置的多个导电条和多个绝缘条的叠层高度(8OP)可以减少28纳米，而16个交替叠置的多个导电条和多个绝缘条的叠层高度(16OP)可以减少56纳米。若绝缘条包括具有介电常数(k)约2.9的SiOC(碳酸硅酸盐玻璃)，各绝缘条的物理氧化物厚度可以从约45纳米降低至约33.5纳米，因此8个交替叠置的多个导电条和多个绝缘条的叠层高度(8OP)可以减少92纳米，而16个交替叠置的多个导电条和多个绝缘条的叠层高度(16OP)可以减少184纳米。若绝缘条包括具有介电常数(k)约2.3的自旋介电质(Spin-OnDielectric，SOD)，各绝缘条的物理氧化物厚度可以从约45纳米降低至约26.5纳米，因此8个交替叠置的多个导电条和多个绝缘条的叠层高度(8OP)可以减少148纳米，而16个交替叠置的多个导电条和多个绝缘条的叠层高度(16OP)可以减少296纳米。

因此，使用低介电常数介电材料如SiOC可以降低绝缘层的厚度，继而降低叠层的高度，叠层包括降低厚度的交替叠置的多个导电条和多个绝缘条，且产生的干扰量与实质上由SiO₂组成的绝缘条相似。

考虑使用低介电常数介电材料于绝缘条的一个因素为相对崩溃场强度的场强度。用于绝缘材料的崩溃场强度是最大电场，绝缘材料可以承受且不需经历其绝缘性质的衰退。表2显示对应绝缘材料的物理氧化物厚度的场强度的范例：

	k	物理厚度	9V的场强度
				二氧化硅	3.9	45纳米	2MV/厘米
氟氧化硅	3.6	41.5纳米	2.2MV/厘米
				碳氧化硅	2.9	33.5纳米	2.7MV/厘米
自旋介电质	2.3	26.5纳米	3.4MV/厘米

表2：场强度

若绝缘条实质上由具有介电常数(k)约2.9的SiOC(碳酸硅酸盐玻璃)组成，各绝缘条的物理氧化物厚度可以从约45纳米降低至约33.5纳米。当绝缘条的物理氧化物厚度降低，则绝缘条上的场强度增加。当物理氧化物厚度从约45纳米降低至约33.5纳米，自我升压通道电位(self-boostingchannelpotential)为9V时，对于45纳米的厚度，场强度可以从2MV/厘米增加至约2.7MV/厘米。SiOC的崩溃场强度约为6MV/厘米，因此SiOC的2.7MV/厘米的场强度是安全地小于SiOC的6MV/厘米的崩溃场强度。

介电材料，包括低介电常数介电材料，可具有非零的导电率，因而允许不希望得到的漏电流缓慢地流动。SiOC可以具有可接受的低的漏电流，在1.0MV/厘米低于1.0×10^-10安培/平方厘米，或对于绝缘条的平面在3.35V约7×10^-12安培。

在退火之后，SiOC的膜应力可以从压缩的改变为抗张的，而SiOC的膜应力随着SiOC中的碳含量而增加。此机械性质对于避免交替叠置的多个导电条和多个绝缘条的弯曲是有益处的，绝缘条实质上由SiO₂组成。

自图式中移除绝缘材料，包括具有低介电常数的绝缘材料以暴露额外的结构。举例来说，移除Z-方向中的叠层内的导电条间的绝缘条，且移除X-方向中导电条的叠层间的绝缘条。在此详细地叙述此结构，作为三维(3D)存储器阵列的范例，可以于半导体基板上制造，与在基板上的外围电路(未绘示)结合。也可以使用在此叙述的技术来形成其它的多层电路结构。

图1绘示的范例中，一多层阵列形成于一绝缘层上，且包括导电材料的多个结构，如多条字线125-1WL至125-NWL，正交地排列于多个叠层上且与多个叠层共形(conformal)。多个平面中叠层中的导电条(例如112、113、114以及115)可以包括用于存储器元件的通道，而多个结构(例如125-1WL至125-NWL)中的结构可以排列为字线以及包括用于存储器元件的垂直栅极的字符串选择线。同一平面内的导电条通过具链接元件(例如102B、103B、104B以及105B)的叠层来电性耦接在一起。

包括链接元件112A、113A、114A与115A的叠层的接触结构终止导电条，如多个叠层中的导电条112、113、114与115。如图所示，这些链接元件112A、113A、114A与115A被电性连接至不同的位线来连接至译码电路，以选择阵列中的平面。在定义多个叠层时，可以同时图案化这些链接元件112A、113A、114A与115A。

具链接元件(例如102B、103B、104B以及105B)的叠层通过Z-方向中的绝缘层(未绘示)分离，且终止导电条，如导电条102、103、104与105。绝缘层可以包括如用于Z-方向中的导电条间的绝缘条所述的绝缘材料。具链接元件(例如102B、103B、104B以及105B)的叠层中的多个层间连接器(例如172、173、174以及175)从连接器表面延伸至各自的链接元件。位于连接器表面的顶部上的图案化导线线路可以连接至各自的层间连接器。如图所示，层间连接器172、173、174与175电性连接链接元件102B、103B、104B与105B至图案化导线线路中不同的位线，如金属层ML3，来连接至译码电路以选择阵列中的平面。在定义多个叠层时，可以同时图案化具链接元件102B、103B、104B与105B的叠层。

任何给定的导电条的叠层被耦接至具链接元件112A、113A、114A与115A的叠层，或具链接元件102B、103B、104B与105B的叠层，但并不耦接至两者。通过具链接元件112A、113A、114A与115A的叠层终止导电条112、113、114与115的叠层于一端，通过字符串选择线SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-NWL、接地选择线GSL127，而通过源线128终止于另一端。导电条112、113、114与115的叠层并无到达具链接元件102B、103B、104B与105B的叠层。

通过具链接元件102B、103B、104B与105B的叠层终止导电条102、103、104与105的叠层于一端，通过字符串选择线SSL栅极结构109、接地选择线GSL127、字线125-NWL至125-1WL、接地选择线GSL126，而通过源线(被图中的其他部分所遮蔽)终止于另一端。导电条102、103、104与105的叠层并无到达具链接元件112A、113A、114A与115A的叠层。

一存储层配置于导电条112-115与102-105的表面间交叉点的界面区内，导电条112-115与102-105在导电条的多个叠层内以及导电材料的多个结构内，如多条字线125-1WL至125-NWL。特别是，存储层形成于多个叠层中的导电条的侧面上。存储元件配置于多个叠层与多条字线的侧面间交叉点的界面区内。接地选择线GSL126以及接地选择线GSL127与多个叠层共形，类似于字线。

导电条的每一叠层通过链接元件终止于一端，并通过源线终止于另一端。举例来说，导电条112、113、114与115的叠层通过链接元件112A、113A、114A与115A终止于一端，并通过源线128终止于另一端。在图的近端，导电条的所有其它叠层通过链接元件102B、103B、104B与105B终止，且导电条的所有其它叠层通过一分离的源线终止。在图的远程，导电条的所有其它叠层通过链接元件112A、113A、114A与115A终止，且导电条的所有其它叠层通过一分离的源线终止。

形成位线以及字符串选择栅极结构于金属层ML1、ML2以及ML3。位线被耦接至一平面译码器(未绘示)。字符串选择栅极结构被耦接至一字符串选择线译码器(未绘示)。

在定义字线125-1WL至125-NWL的同一步骤中可以图案化接地选择线GSL126以及GSL127。接地选择装置(groundselectdevices)形成于多个叠层的表面以及接地选择线GSL126与GSL127间的交叉点。在定义字线125-1WL至125-NWL的同一步骤中可以图案化SSL栅极结构119与109。字符串选择装置(stringselectdevices)形成于多个叠层的表面以及字符串选择(stringselect，SSL)栅极结构119与109间的交叉点。这些装置被耦接至译码电路来选择阵列中特定叠层内的字符串。

图2是使用垂直通道结构的三维(3D)集成电路装置的实施方案的透视图。绘示于图2的装置200包括多个叠层，各叠层包括在集成电路基板上的Z-方向中交替叠置的多个导电条和多个绝缘条。绝缘条中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅(SiO₂)的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘条中至少一者的等效氧化层厚度EOT大于其物理厚度。结合图2所述的垂直通道结构内的绝缘条包括用于结合图1所述的垂直栅极结构内的绝缘条的绝缘材料。移除图2中的绝缘材料，包括具有低介电常数的绝缘材料以暴露出额外的结构，如亦从图1中移除。

如图所示，图2的范例中，存储器装置200包括多个叠层，各叠层包括在集成电路基板(未绘示)上交替叠置的多个导电条和多个绝缘条。导电条的多个叠层至少排列为导电条(GSL)的一底平面、导电条(WLs)的多个中间轴面(intermediateplanes)、以及导电条(SSLs)的一顶平面，包括用于存储器元件的栅极。图2的范例中，叠层210包括导电条(GSL)的底平面、从WL0至WLN-1的导电条(WLs)的多个中间轴面、以及导电条(SSLs)的顶平面，N可以为8、16、32、64等。导电条可以包括各种材料，包括掺杂半导体(dopedsemiconductors)、金属、以及导电化合物如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、氮化钛(TiN)、氮化钽(TaN)、钨(W)以及铂(Pt)。

导电材料的多个结构，包括多个位线结构，是正交地排列于多个叠层上，且具有与多个叠层共形的表面。多个结构包括位于叠层与链接元件230之间的叠层间半导体主体元件(inter-stacksemiconductorbodyelements)220，链接元件230在连接叠层间半导体主体元件220的叠层上。多个结构中的叠层间半导体主体元件220排列为用于存储器元件的垂直通道。此范例中的链接元件230包括半导体，如多晶硅，具有相对高的掺杂浓度以使得它们具有较叠层间半导体主体元件220高的导电率，其中排列叠层间半导体主体元件220以提供垂直通道于叠层内的存储单元。垂直通道(例如220)可以包括适于用作存储单元通道的半导体材料，这类材料如硅、锗、硅锗、砷化镓(GaAs)、碳化硅以及石墨烯(Graphene)。

存储器装置包括一存储层，如电荷储存结构，于交叉点(例如280)的界面区内，交叉点在叠层中多个中间轴面(WLs)内的导电条的侧面以及多个结构中的叠层间半导体主体元件(例如220)之间。于绘示的范例中，存储器元件配置于交叉点(例如280)的界面区内，交叉点在多个结构以及多个叠层的侧面之间。存储器元件配置于垂直、双栅NAND字符串内，其中单一叠层间半导体主体元件的两侧上的导电条表现为双栅极，且可以配合地操作来读取、擦除以及写入操作(programoperations)。

存储器装置中的电荷储存结构可以包括多层介电质电荷捕捉结构，从已知的闪存技术如ONO(oxide-nitride-oxide，氧化层-氮化层-氧化层)、ONONO(oxide-nitride-oxide-nitride-oxide，氧化层-氮化层-氧化层-氮化层-氧化层)、SONOS(silicon-oxide-nitride-oxide-silicon，硅-氧化层-氮化硅层-氧化层-硅)、BE-SONOS(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，能隙工程的硅-氧化层-氮化硅层-氧化层-硅)、TANOS(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，氮化钽、氧化铝、氮化硅、氧化硅、硅)以及MABE-SONOS(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，金属-高介电常数能隙工程的硅-氧化层-氮化硅层-氧化层-硅)。

参考导体(referenceconductor)260配置于集成电路基板(未绘示)以及导电条的底平面(GSL)之间。至少一参考线结构(referencelinestructure)是正交地排列于多个叠层上，包括与参考导体260电子通讯的叠层间的叠层间垂直导电元件240，以及位于连接叠层间垂直导电元件240的叠层210上的链接元件250。叠层间垂直导电元件240可以具有较叠层间半导体主体元件220高的导电率。

存储器装置200包括在导电条的顶平面的界面区的字符串选择开关(stringselectswitches)290，以及在导电条的底平面的界面区的参考选择开关(referenceselectswitches)270。于一些范例中，电荷储存结构的介电层可以作为开关270、290的栅极介电层。

存储器装置200包括连接至多个位线结构的一第一覆盖图案化导电层(未绘示)，多个位线结构包括耦接至感测电路的多条全局位线。存储器装置一包括一第二覆盖图案化导电层(未绘示)，第二覆盖图案化导电层可以被图案化，且可以在第一图案化导体层的上方或下方。第二覆盖导电层连接至至少一参考线结构，如通过连接至链接元件250。第二图案化导体层可以连接至少一参考线结构至参考电压源或电路来提供一参考电压。

于图2所示的范例中，位线结构的链接元件230包括N+掺杂半导体材料。位线结构的叠层间半导体主体元件220包括轻掺杂半导体材料。于图2所示的范例中，参考导体260包括N+掺杂半导体材料，且至少一参考线结构的链接元件250包括N+掺杂半导体材料。至少一参考线结构的叠层间垂直导电元件240亦包括N+掺杂半导体材料。于另一实施方案中，金属或金属化合物可以使用于掺杂半导体的地方。于一实施例中，为了降低参考导体260的电阻，存储器装置可以包括接近参考导体260的一底栅极201。

图2包括链接元件的例子，链接元件通过绝缘层分离，且连接至排列为水平字线与接地选择线(GSL)的各自的导电条，配置链接元件为阶梯式触点(staircasecontacts)以覆盖译码电路。位于导电条的顶平面中的字符串选择线是独立地耦接至字符串选择线译码电路，且通过字符串选择线译码电路来控制。Z-方向中的链接元件间的绝缘层可以包括用于结合图1所述的垂直栅极结构内的绝缘条的绝缘材料。

中间轴面(WLs)中的导电条以及底平面(GSL)中的导电条是连接在一起以减少译码器区域以及存储器装置的整体尺寸。位于顶平面(SSL)中的导电条是单独地译码，以允许正确的位线译码。

包括链接元件，如链接元件261与262的接触结构提供连接中间轴面(WL)中的字线组的存储器区(padarea)。层间连接器，如层间连接器271与272被耦接至链接元件261与262中的停放区域(landingareas)，其中链接元件包括通过层间连接器的开口，层间连接器耦接至较低的中间轴面中延伸出的停放区域。停放区域位于层间连接器的底面与链接元件的顶面之间的界面区。

于图2所示的范例中，用于字线组的层间连接器排列为阶梯式结构，字线组在多个中间轴面中的多层内。因此，层间连接器271与272连接至停放区域于多个中间轴面中的不同的两层。阶梯式结构可以形成为字线译码区域，字线译码区域接近用于存储单元的NAND字符串的阵列的区域边界以及用于外围电路的区域。

于图2所示的范例中，存储器装置包括链接元件，如链接元件263，接触底平面(GSL)中的接地选择线组，而层间连接器，如层间连接器273耦接至底平面中的链接元件中的停放区域，其中层间连接器延伸通过开口，开口位于中间轴面(WLs)中的链接元件内。停放区域位于层间连接器如层间连接器273的底面与链接元件如链接元件263的顶面之间的界面区。

图3是使用不同垂直通道结构的三维(3D)集成电路装置的实施方案的透视图。绘示于图3的装置300包括多个叠层，各叠层包括在集成电路基板(未绘示)上交替叠置的多个导电条和多个绝缘条。绝缘条中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅(SiO₂)的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘条的等效氧化层厚度EOT大于其物理厚度。结合图3所述的垂直通道结构内的绝缘条包括用于结合图1所述的垂直栅极结构内的绝缘条的绝缘材料。

图3是X-Z平面中所示的3D存储器装置300的剖面图。如图所示，于图3的范例中，存储器装置300包括存储单元的NAND字符串的阵列，存储单元形成于集成电路基板上。此装置包括多个叠层，各叠层包括交替叠置的多个导电条和多个绝缘条(例如305、315、325、335、345)，包括导电条(例如311、312、313与314)的至少底平面(GSL)、导电条(例如321、322、323与324、331、332、333与334、341、342、343与344)的多个中间轴面(WLs)以及导电条(例如351、352、353与354)的顶平面(SSLs)。绝缘条中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅(SiO₂)的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘条的等效氧化层厚度EOT大于其物理厚度。导电材料的多个结构，包括多个垂直导电条(例如361、362)，是正交地排列于多个叠层上。包括存储层，如电荷储存结构(例如341m、342m、343m、344m)的存储器元件是配置于交叉点的界面区内，交叉点位于多个叠层中多个中间轴面内的导电条的侧面以及多个结构中的垂直导电条之间。叠层中的导电条可以排列为字线、字符串选择线(SSL)以及包括用于存储器元件的栅极的接地选择线(GSL)，而结构中的多个结构可以排列为用于存储器元件的垂直通道。

包括存储层，如电荷储存结构(例如351m、352m、353m、354m)的字符串选择线(SSL)被配置于交叉点的界面区内，交叉点位于多个叠层中的导电条(例如351至354)的顶平面(SSLs)内的导电条的侧面以及垂直导电条的多个结构之间。包括存储层，如电荷储存结构(例如311m、312m、313m、314m)的参考选择开关(GSL)是配置于交叉点的界面区内，交叉点位于多个叠层中的导电条(例如311至314)的底平面(GSL)内的导电条的侧面以及垂直导电条的多个结构之间。

多个叠层中的导电条是配置于与X-Z平面垂直的Y-方向内，且连接至存储器装置内的译码电路。参考导体(未绘示)可以配置于导电条的底平面以及集成电路基板之间的水平面，且连接至多个垂直导电条。参考导体可以包括N+掺杂半导体材料。存储器装置可以包括连接至多个垂直导电条的覆盖图案化导线线路(未绘示)，垂直导电条包括耦接至感测电路的多条全局位线。绝缘材料370从相邻导电条(例如313、323、333、343与353)的叠层分离导电条(例如312、322、332、342与352)的叠层。

图4绘示三维(3D)集成电路装置中的多个叠层，各叠层包括交替叠置的多个导电条(例如411、413、421、423、431、433、441、443)和多个绝缘条(例如412、414、422、424、432、434、442、444)，其中绝缘条具有等效氧化层厚度EOT，以使得叠层具有Z-方向中的线(例如495)上的非简单空间周期通过交替叠置的的导电条与绝缘条。绝缘条中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅(SiO₂)的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘条的等效氧化层厚度EOT大于其物理厚度。

导电材料(例如490)的多个结构是正交地排列于多个叠层上且具有与多个叠层共形的表面，定义交叉点的界面区的多层阵列，交叉点位于叠层中导电条的侧面与结构中的多个结构(例如471、472)之间。存储器元件(未绘示)是配置于界面区内，存储器元件经由多个叠层以及多个结构建立存储单元的3D阵列。

图4中包括交替叠置的多个导电条和多个绝缘条的多个叠层可以沿着字线(例如125-NWL，图1)对应于图1所示在X-Z平面上的垂直栅极存储器装置的剖面内的交替叠置的多个导电条和多个绝缘条的多个叠层。图4中包括交替叠置的多个导电条和多个绝缘条的多个叠层可以沿着位线通道(例如220，图2)对应于图2所示在X-Z平面中的垂直通道存储器装置的剖面内的包括交替叠置的多个导电条和多个绝缘条的多个叠层。图4中包括交替叠置的多个导电条和多个绝缘条的多个叠层可以对应于图3所示在X-Z平面上的垂直通道存储器装置的剖面内的包括交替叠置的多个导电条和多个绝缘条的多个叠层。

位于如对于垂直栅极以及垂直通道结构所述的具链接元件的叠层内的绝缘层亦可以具有等效氧化层厚度，以使得通过绝缘层分离的链接元件的叠层具有非简单空间周期通过链接元件以及叠层中的绝缘层。

如图4的范例所示，叠层中的绝缘条包括具有第一有效厚度(例如To1)的第一条(例如412、422、432、442)群组，以及具有第二有效厚度(例如To2)的第二条(例如414、424、434)群组，其中第二有效厚度(例如To2)大于第一有效厚度(例如To1)。叠层中的绝缘条在第一有效厚度(例如To1)与大于第一有效厚度的第二有效厚度(例如To2)之间交替。第二有效厚度(例如To2)大于导电条的厚度(例如Tp)。

本应用所使用的词汇「非简单空间周期」表示对于相同的刻蚀工艺，具有(1)导电层具有不同的刻蚀次数，或(2)绝缘层具有不同的刻蚀次数中至少一者，通常是因为导电层和/或绝缘层是由具有不同刻蚀特性或不同厚度的材料所制成，或者对于导电层和/或绝缘层为不同材料以及不同厚度的组合。包括交替叠置的多个导电条和多个绝缘条的叠层可以具有由第一材料所制成且具有第一等效氧化层厚度的第一绝缘条群组，以及由第二材料所制成且具有第二等效氧化层厚度的第二绝缘条群组。第一材料以及第二材料可以相同或相异。给定第一与第二材料以及第一与第二等效氧化层厚度，可以设计第一绝缘条群组的实际厚度以及第二绝缘条群组的实际厚度以达到不同的刻蚀次数或不同的电气性能，以使得第一绝缘条群组以及第二绝缘条群组具有非简单空间周期。

因为第二等效氧化层厚度(例如To2)大于第一等效氧化层厚度(例如To1)，相邻层之间的干扰可以被降低，以使得导电层(例如导电条413的层)受到下方相邻导电层(例如导电条421的层)的影响小于上方另一相邻有源层(例如导电条411的层)的影响。同样地，导电层(例如导电条431的层)受到上方相邻有源层(例如导电条423的层)的影响小于下方另一相邻有源层(例如导电条433的层)的影响。

图5是依照本发明一实施例的集成电路的简化方块图。于图5所示的范例中，集成电路500包括如在此所述的位于集成电路基板上的一存储器阵列560。存储器阵列560包括多个叠层，各叠层包括交替叠置的多个导电条和多个绝缘条，其中绝缘条中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。对于叠层中的绝缘条，EOT大于各自的物理厚度至少10％。导电材料的多个结构是正交地排列于多个叠层上。存储器元件配置于交叉点的界面区内，交叉点位于多个叠层的侧面以及多个结构之间。

一列译码器(rowdecoder)561耦接至多条字线562，且沿着存储器阵列560中的列排列。一栏译码器(columndecoder)563耦接至多条位线564(或如上所述的SSL线)，且沿着存储器阵列560中的栏排列来读取以及编程来自存储器阵列560中的存储单元的数据。一平面译码器(planedecoder)558耦接至SSL线559(或如上述的位线)上的存储器阵列560内的多个平面。提供地址于总线565至栏译码器563、列译码器561以及平面译码器558。于此例中，方块566中的感测放大器以及数据输入结构(data-instructures)透过数据总线567耦接至栏译码器563。透过数据输入线(data-inline)571从集成电路500上的输入/输出端或从其它集成电路500内部或外部的数据源提供数据至方块566中的数据输入结构。于绘示的实施例中，集成电路上包括其它电路574，如通用处理器，或特定用途应用电路，或模块的组合，模块提供由可编程电阻单元阵列(programmableresistancecellarray)支持的单芯片系统(system-on-a-chip)功能。透过数据输出线(data-outline)572从方块566中的感测放大器提供数据至集成电路500上的输入/输出端，或至其它集成电路500内部或外部的数据目的地。

此范例中所实施的控制器使用偏压排列状态机(biasarrangementstatemachine)569控制透过电压供应或方块568中的供应产生或提供的偏压排列供应电压(biasarrangementsupplyvoltage)的应用，如读取以及编程电压。可以使用所属领域已知的特定用途逻辑电路(special-purposelogiccircuitry)实施控制器。于另一实施例中，控制器包括通用处理器，通用处理器可以被实施于相同的集成电路上，并执行计算器程序以控制装置的操作。又于其他实施例中，特定用途逻辑电路以及通用处理器的组合可以被使用于控制器的实施。

图6是用于制造使用导电条以及绝缘条的三维(3D)存储器装置的简化流程图，其中绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。交替叠置的多个导电层和多个绝缘层是形成于集成电路基板上，其中绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT(步骤610)。对于多个层中的绝缘层，EOT大于各自的物理厚度至少10％。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料。多个层可以具有非简单空间周期通过导电层以及多个层中的绝缘层。

刻蚀多个层以定义包括交替叠置的多个导电条和多个绝缘条的多个叠层(步骤620)。多个叠层可以具有非简单空间周期通过导电条以及叠层中的绝缘条。存储层形成于多个叠层中的导电条的侧面上(步骤630)。导电材料的一层形成于位于多个叠层上的存储层上(步骤640)。刻蚀导电材料的层以定义正交地排列于多个叠层上的导电材料的多个结构(步骤650)。因此，存储器元件是配置于交叉点的界面区内，交叉点位于多个叠层的侧面以及多个结构之间。

在定义多个叠层时，可以同时图案化通过绝缘层分离的具链接元件的叠层，其中链接元件连接至叠层中的各自的导电条。可以形成多个层间连接器于具链接元件的叠层内，层间连接器从连接器表面延伸至各自的链接元件。接着可以形成图案化导线线路于连接器表面的顶部上，且连接至各自的层间连接器。

对于垂直栅极结构，图案化导线线路可以包括耦接至感测电路的多个全局位线，其中叠层中的导电条包括用于存储器元件的通道，而具导电材料的多个结构中有多个结构可以排列为字线以及包括用于存储器元件的垂直栅极的字符串选择线。

对于垂直通道结构，图案化导线线路可以耦接至译码电路，其中叠层中的导电条是排列为字线以及包括用于存储器元件的栅极的字符串选择线，而具导电材料的多个结构中有多个结构是排列为用于存储器元件的垂直通道。

图7-图11绘示用于制造使用导电层与绝缘层的垂直栅极结构内三维(3D)存储器装置的工艺阶段图，其中绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。垂直栅极结构的一范例如图1所述。图7中，显示一结构，起因于绝缘层710、712、714以及导电层711、713的交替叠置沉积，使用掺杂半导体形成导电层711、713，例如芯片的阵列区中的毯覆式沉积(blanketdeposition)。绝缘层中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘层中至少一者的等效氧化层厚度EOT大于其物理厚度。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料。基于实施方案，可以使用多晶硅或具有n型或p型掺杂的外延单晶硅来实施导电层711、713。举例来说，可以使用群组中的一或多种材料来实施绝缘层710、712、714，此群组由P-MSQ(聚甲基硅倍半氧烷)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成，其中氟掺杂氧化物包括SiOF(氟化硅酸盐玻璃)，碳掺杂氧化物包括碳氧化硅SiOC(碳酸硅酸盐玻璃)、黑金刚石、珊瑚以及极光材料。这些层可以各种方式形成，包括所属技术领域适用的低压化学气相沉积法(lowpressurechemicalvapordeposition，LPCVD)。

图8绘示使用第一光刻图案化(lithographicpatterning)步骤以定义导电条的多个脊形叠层750的结果，其中使用导电层711、713的材料实施导电条，且通过绝缘层712、714分离。可以形成深且高的深宽比沟道于支撑许多层的叠层内，利用基于光刻技术的工艺施加碳硬质掩模(carbonhardmask)以及活性离子刻蚀(reactiveionetching)。

图9绘示由单层组成存储器材料的实施方案中，存储器材料的层715的毯覆式沉积的结果。在另一方案中，可以应用氧化工艺而不是毯覆式沉积以形成氧化物于导电条的暴露的侧上，其中氧化物作为存储器材料。

图10绘示高深宽比填充步骤的结果，其中使用导电材料，如具有n型或p型掺杂的的多晶硅于作为字线的导电线，且沉积导电材料以形成层725。又，使用多晶硅的实施方案中，可以形成硅化物层726于层725上。如图所示，使用高深宽比沉积技术，如实施方案中绘示的多晶硅的低压化学气相沉积法以完全地填充脊形叠层之间的沟道720，即使是具有10纳米宽等级的高深宽比的非常窄的沟道。

图11绘示使用第二光刻图案化步骤以定义多个导电线760的结果，导电线760做为用于3D存储器阵列的字线。第二光刻图案化步骤使用用于阵列的临界尺寸的掩模来刻蚀导电线之间的高深宽比沟道，不通过脊形叠层刻蚀。可以使用相较于氧化硅或氮化硅，对多晶硅有高度选择性的刻蚀工艺来刻蚀多晶硅。因此，使用交替的刻蚀工艺，依靠相同的掩模以刻蚀通过导电层以及绝缘层，且此工艺停止于下面的绝缘层710。继续制造过程以完成3D存储器阵列。

图12-图17绘示使用导电层与绝缘层的垂直通道结构的范例工艺流程图，其中绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。图12绘示形成辅助栅极导体(assistgateconductor)1201以及多个导电层如层1210、1220、1230与1240于集成电路基板(未绘示)之后的工艺流程的一阶段，多个导电层如层1210、1220、1230与1240与绝缘层1205的层交替叠置。绝缘层中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘层中至少一者的等效氧化层厚度EOT大于其物理厚度。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料。绝缘材料可以为群组中的一或多种材料，此群组由P-MSQ(聚甲基硅倍半氧烷)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成，其中氟掺杂氧化物包括SiOF(氟化硅酸盐玻璃)，碳掺杂氧化物包括碳氧化硅SiOC(碳酸硅酸盐玻璃)、黑金刚石、珊瑚以及极光材料。

图13绘示刻蚀多个层，且停止于辅助栅极导体1201以定义导电条的多个叠层之后的工艺流程的一阶段，导电条的多个叠层包括叠层1310、1311与1312。叠层1310、1311与1312包括导电条的至少一底平面(GSL)、导电条的多个中间轴面(WLs)以及导电条文(SSLs)的顶平面。对于叠层1310，多个中间轴面可以包括N平面，从0至N-1，如图13所绘示。

图14绘示形成存储层1410于多个叠层中的导电条的上面与侧面之后的工艺流程的一阶段，多个叠层包括叠层1310。存储层1410接触多个导电条的侧面。存储层1410可以包括一多层、介电质电荷储存结构。

图15绘示形成第二导电材料1510的层于存储层1410上，且具有与存储层1410共形的一表面之后的工艺流程的一阶段，存储层1410位于多个叠层上，且多个叠层包括叠层1310。第二导电材料包括一半导体，此半导体至少适用于叠层之间的区域，以做为用于存储单元的垂直字符串的通道区域。

图16绘示实施第二导电材料1510的层的图案化以及定时的刻蚀之后的工艺流程的一阶段，定时图案化与定时的刻蚀以在到达叠层之间的存储层1410之前停止，以使得于各叠层之间形成参考导体(例如1660)。为了形成参考导体，也可以使用其他工艺以停止刻蚀，包括刻蚀停止层的使用，刻蚀停止层以所欲的深度配置于沟道中的第二导体材料。刻蚀的图案定义多个位线结构1620/1630，位线结构1620/1630正交地排列于多个叠层上且具有与多个叠层共形的表面，多个叠层包括叠层1310。位线结构1620/1630包括延伸至参考导体(例如1660)的叠层之间的叠层间半导体主体元件1620，且叠层上的链接元件1630连接半导体主体元件1620。为了显露位于位线结构间区域内的下面的结构，图式显示导电条的叠层间的开口。然而，这些开口将会被填充绝缘材料。

第二导电材料的层的刻蚀步骤亦定义至少一参考线结构1640/1650，参考线结构1640/1650正交地排列于多个叠层上。参考线结构包括延伸至参考导体(例如1660)的叠层间垂直导电元件1640，参考导体(例如1660)位于叠层与叠层上的链接元件1650之间，叠层连接叠层间垂直导电元件1640。

图16绘示做为图案化且定时的刻蚀的结果的参考导体1660是配置于导电条的底平面(GSL)与基板上的辅助栅极结构1201之间。

图17绘示阶梯式刻蚀工艺(staircaseetchingprocess)之后的工艺流程的一阶段，阶梯式刻蚀工艺是用以隔离单独的SSL线，且形成耦接至多个叠层中的导电条的链接元件1761、1762与1763，叠层包括用于层间连接器1771、1772与1773的停放区域。图案化叠层时可以同时图案化链接元件1761、1762与1763。链接元件(例如1205，图12)之间的绝缘层中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅的介电常数，二氧化硅的介电常数约为3.9。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料。继续制造过程以完成3D存储器阵列。

图18绘示制造使用牺牲层与绝缘层的垂直通道结构的简化流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。此方法开始于形成Z-方向中交替叠置的多个牺牲层和多个绝缘层于集成电路基板上，其中绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT(步骤1810)。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料，如SiOF(氟化硅酸盐玻璃)的介电常数。绝缘材料为群组中的一或多种材料，此群组由P-MSQ(聚甲基硅倍半氧烷)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成，其中氟掺杂氧化物包括SiOF(氟化硅酸盐玻璃)，碳掺杂氧化物包括碳氧化硅SiOC(碳酸硅酸盐玻璃)、黑金刚石、珊瑚以及极光材料。

刻蚀牺牲层与绝缘层以形成第一开口(步骤1820)。于第一开口内形成多个垂直导电条(步骤1830)。接着刻蚀牺牲层与绝缘层以形成多个垂直导电条中相邻垂直导电条之间的第二开口，从而暴露多个牺牲层(步骤1840)。移除通过第二开口暴露的多个牺牲层以形成绝缘层之间的水平开口(步骤1850)。存储层是形成于水平开口中的垂直导电条的侧面上(步骤1860)。导电条的多个平面是形成于水平开口中。多个平面中的导电条侧面接触存储层(步骤1870)。多个平面包括导电条的多个中间轴面(WLs)。多个平面可以包括接触存储层的导电条(SSL)的一顶平面，以及接触存储层的导电条(GSL)的底平面。接着绝缘材料是形成于第二开口内。

存储层可以包括多层介电质电荷捕捉结构，从已知的闪存技术，包括如ONO(oxide-nitride-oxide，氧化层-氮化层-氧化层)、ONONO(oxide-nitride-oxide-nitride-oxide，氧化层-氮化层-氧化层-氮化层-氧化层)、SONOS(silicon-oxide-nitride-oxide-silicon，硅-氧化层-氮化硅层-氧化层-硅)、BE-SONOS(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，能隙工程的硅-氧化层-氮化硅层-氧化层-硅)、TANOS(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，氮化钽、氧化铝、氮化硅、氧化硅、硅)以及MABE-SONOS(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，金属-高介电常数能隙工程的硅-氧化层-氮化硅层-氧化层-硅)。

此方法更可以包括形成参考导体于多个牺牲层与绝缘层以及集成电路基板之间的水平面，其中参考导体被连接至多个垂直导电条。参考导体可以包括N+掺杂半导体材料。

图19-图25绘示使用牺牲层与绝缘层的垂直通道结构的范例工艺流程图，绝缘层中的至少一者具有实质上大于它们各自物理厚度的等效氧化层厚度EOT。图19绘示部分地制造的存储器装置的X-Z平面中的剖面。于图19所示的范例中，存储器装置包括用于形成字线(WLs)于集成电路基板上的多个牺牲层(例如1920、1930、1940)。多个牺牲层可以包括用于形成字符串选择线(SSL)的一顶牺牲层(例如1950)以及用于形成接地选择线(GSL)的一底牺牲层(例如1910)。通过绝缘层(例如1905、1915、1925、1935、1945与1955)分离牺牲层。多个牺牲层可以包括氮化硅。绝缘层中的至少一者包括绝缘材料，此绝缘材料的介电常数小于二氧化硅的介电常数，二氧化硅的介电常数约为3.9。因此，绝缘层中至少一者的等效氧化层厚度EOT大于其物理厚度。绝缘层可以包括具有介电常数等于或小于3.6的绝缘材料。绝缘材料可以为群组中的一或多种材料，此群组由P-MSQ(聚甲基硅倍半氧烷)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成，其中氟掺杂氧化物包括SiOF(氟化硅酸盐玻璃)，碳掺杂氧化物包括碳氧化硅SiOC(碳酸硅酸盐玻璃)、黑金刚石、珊瑚以及极光材料。

硬掩模(例如1960)是配置于牺牲层以及导电层上来图案化牺牲层以及绝缘层。硬掩模可以包括多晶硅，多晶硅对于使用于牺牲层中的氮化硅材料，以及使用于绝缘层中的绝缘材料具有高的选择性。

图20绘示刻蚀牺牲层与绝缘层以及使用硬掩模以形成第一开口(例如2010、2020)之后的工艺的一阶段。举例来说，牺牲层与绝缘层可以被活性离子刻蚀(ReactiveIonEtching，RIE)所刻蚀。第一开口是刻蚀通过多个牺牲层(例如1910、1920、1930、1940与1950)。使用第一开口以形成多个垂直有源条。

图21绘示形成多个垂直有源条(例如2161、2162)于第一开口内之后的工艺的一阶段。多个垂直有源条可以延伸至牺牲层与绝缘层下方的参考导体层(未绘示)。硬掩模(例如1960)是平坦化的，例如使用化学机械平坦化(Chemical-Mechanical-Planarization，CMP)，停止于硬掩模下方的一绝缘层(例如1955)。

图22绘示刻蚀牺牲层与绝缘层以形成第二开口(例如2210)之后的工艺的一阶段，第二开口位于垂直有源条的多个叠层中的相邻垂直有源条(例如2161、2162)之间。通过第二开口暴露多个牺牲层(例如1910、1920、1930、1940与1950)。

图22绘示移除通过第二开口暴露的多个牺牲层以形成水平开口(例如2305)之后的工艺的一阶段，水平开口(例如2305)位于绝缘层(例如1905、1915、1925、1935、1945与1955)之间。工艺中的此阶段使绝缘层黏着至垂直有源条(例如2161、2162)，而水平开口(例如2305)在其间。水平开口2305可以被用于形成字线(WLs)、字符串选择线(SSLs)以及接地选择线(GSL)。可以通过使用磷酸(H₃PO₄)做为刻蚀剂的刻蚀工艺来移除多个牺牲层。磷酸(H₃PO₄)对于使用于牺牲层中的氮化硅材料，以及使用于绝缘层中的绝缘材料具有高的选择性。

图24绘示形成存储层(例如1941m、1942m、1943m、1944m)于水平开口中的垂直有源条的侧面上，且通过第二开口(例如2210)沉积导电材料于水平开口中以形成水平开口中的导电条(例如1911、1912、1913与1914、1921、1922、1923与1924、1931、1932、1933与1934、1941、1942、1943与1944、1951、1952、1953与1954)的多个平面之后的工艺的一阶段。导电材料可以包括氮化钛(TiN)以及钨(W)。多个平面包括导电条(例如1921至1924、1931至1934、1941至1944)的多个中间轴面(WLs)、导电条(例如1911至1914)的底平面(GSL)以及导电条(例如1951至1954)的顶平面(SSL)。多个平面中的导电条的侧面接触存储层。多个平面中的导电条是位于与X-Z平面垂直的Y-方向中。

图25绘示形成绝缘材料(例如2570)于第二开口(例如2210)中与顶绝缘层(例如1955)上，刻蚀绝缘材料(例如2570、1955)以停止于导电条(例如1951至1954)的顶平面上。以及垂直有源条(例如2161、2162)的顶部上之后的工艺的一阶段。工艺中的此阶段，是形成导电条的多个叠层。各个导电条的叠层包括导电条(例如1911、1912、1913、1914)的底平面(GSL)、导电条(例如1941、1942、1943、1944)的多个中间轴面(WLs)以及导电条(例如1951、1952、1953、1954)的顶平面(SSL)。继续制造过程以完成3D存储器阵列。

综上所述，虽然本发明已以较佳实施例以及范例揭露如上，然应理解这些范例旨在说明，并非用以限定本发明。可以预期的是，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (19)

1.一种存储器装置，包括：

多个叠层，各该叠层包括交替叠置的多个导电条和多个绝缘条，这些绝缘条中的至少一者包括一绝缘材料，该绝缘材料具有等于或小于3.6的一介电常数；

一导电材料的多个结构，这些结构是正交地排列于这些叠层上；以及

多个存储器元件，位于多个交叉点的多个界面区内，这些交叉点位于这些叠层的侧面以及这些结构之间。

2.根据权利要求1所述的存储器装置，其中这些绝缘条具有等效氧化层厚度EOT(EquivalentOxideThicknesses，EOT)，这些等效氧化层厚度EOT大于其各自的物理厚度。

3.根据权利要求2所述的存储器装置，其中对于这些叠层中的这些绝缘条，这些EOT大于其各自的物理厚度至少10％。

4.根据权利要求1所述的存储器装置，其中该绝缘材料为一群组中的一或多种材料，该群组是由聚甲基硅倍半氧烷(polymethylsilsesquioxane，P-MSQ)、SiLK、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质(spin-onorganicpolymericdielectric)所组成。

5.根据权利要求1所述的存储器装置，其中这些叠层具有非简单空间周期(non-simplespatialperiods)通过这些叠层内的这些导电条以及这些绝缘条。

6.根据权利要求1所述的存储器装置，其中这些绝缘条中至少一者由该绝缘材料组成，且该绝缘材料具有等于或小于3.6的该介电常数。

7.根据权利要求1所述的存储器装置，包括：

具多个链接元件的一叠层，这些链接元件通过多个绝缘层分离，且连接至这些叠层中各自的这些导电条；以及

多个层间连接器，位于具这些链接元件的该叠层中，这些层间连接器是从一连接器表面延伸至各自的这些链接元件。

8.根据权利要求7所述的存储器装置，包括多个图案化导线线路位于该连接器表面的顶部，且这些图案化导线线路连接至各自的这些层间连接器，这些图案化导线线路包括耦接至多个感测电路的多个全局位线，其中这些叠层中的这些导电条包括用于这些存储器元件的多个通道，而具导电材料的这些结构中有多个结构是排列为多个字线以及多个字符串选择线，这些字符串选择线包括这些存储器元件的多个垂直栅极。

9.根据权利要求7所述的存储器装置，包括多个图案化导线线路位于该连接器表面的顶部，且这些图案化导线线路连接至各自的这些层间连接器并耦接至多个译码电路，其中这些叠层中的这些导电条是排列为多个字线以及多个字符串选择线，这些字符串选择线包括用于这些存储器元件的多个栅极，而具导电材料的这些结构中有多个结构是排列为用于这些存储器元件的多个垂直通道。

10.一种存储器装置，包括：

多个叠层，各该叠层包括交替叠置的多个导电条和多个绝缘条，其中这些绝缘条中的至少一者包括一绝缘材料，该绝缘材料具有等于或小于3.6的一介电常数；

一导电材料的多个结构，这些结构是正交地排列于这些叠层上；以及

多个存储器元件，位于多个交叉点的多个界面区内，这些交叉点位于这些叠层的侧面以及这些结构之间，

其中这些存储器元件包括多个电荷储存装置，这些电荷储存装置包括一群组中的一或多种装置，该群组由ONO(oxide-nitride-oxide，氧化层-氮化层-氧化层)、ONONO(oxide-nitride-oxide-nitride-oxide，氧化层-氮化层-氧化层-氮化层-氧化层)、SONOS(silicon-oxide-nitride-oxide-silicon，硅-氧化层-氮化硅层-氧化层-硅)、BE-SONOS(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，能隙工程的硅-氧化层-氮化硅层-氧化层-硅)、TANOS(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，氮化钽、氧化铝、氮化硅、氧化硅、硅)以及MABE-SONOS(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，金属-高介电常数能隙工程的硅-氧化层-氮化硅层-氧化层-硅)所组成。

11.根据权利要求10所述的存储器装置，其中所述的这些绝缘条中的至少一者是由所述的该绝缘材料所组成，该绝缘材料具有等于或小于3.6的该介电常数。

12.一种存储器装置的制造方法，包括：

形成交替叠置的多个导电层和多个绝缘层于一集成电路基板上，其中这些绝缘层中的至少一者包括一绝缘材料，该绝缘材料具有等于或小于3.6的一介电常数；

刻蚀这些层以定义多个叠层，各该叠层包括交替叠置的多个导电条和多个绝缘条；

形成一存储层于这些导电条的侧面上，这些导电条位于这些叠层内；

形成一导电材料的一层于该存储层上，该存储层位于这些叠层内；

刻蚀该导电材料的该层以定义该导电材料的多个结构，这些结构正交地排列于这些叠层上；

其中多个存储器元件是配置于位于多个交叉点的多个界面区内，这些交叉点位于这些叠层的侧面以及这些结构之间。

13.根据权利要求12所述的方法，其中这些绝缘条具有等效氧化层厚度EOT，这些等效氧化层厚度EOT大于其各自的物理厚度。

14.根据权利要求13所述的方法，其中对于这些叠层中的这些绝缘条，这些EOT大于其各自的物理厚度至少10％。

15.根据权利要求12所述的方法，其中该绝缘材料为一群组中的一或多种材料，该群组是由聚甲基硅倍半氧烷、SiLK(EcoSmooth^TMSilk)、氟掺杂氧化物、碳掺杂氧化物、多孔氧化物以及自旋有机聚合介电质所组成。

16.根据权利要求12所述的方法，其中与这些绝缘层交替叠置的这些导电层具有非简单空间周期通过这些导电层以及这些绝缘层。

17.根据权利要求12所述的方法，其中这些绝缘层中至少一者由该绝缘材料组成，且该绝缘材料具有等于或小于3.6的该介电常数。

18.根据权利要求12所述的方法，包括：

刻蚀多个层以形成多个链接元件的一叠层，这些链接元件通过多个绝缘层分离，且连接至各自的这些导电条，这些导电条位于这些叠层中；以及

形成多个层间连接器于具这些链接元件的该叠层中，这些层间连接器从一连接器表面延伸至各自的这些链接元件。

19.根据权利要求18所述的方法，包括：

形成多个图案化导线线路于该连接器表面的顶部，连接这些图案化导线线路至各自的这些层间连接器并耦接至多个译码电路，其中这些叠层中的这些导电条是排列为多个字线以及多个字符串选择线，这些字符串选择线包括用于这些存储器元件的多个栅极，而具导电材料的这些结构中有多个结构是排列为用于这些存储器元件的多个垂直通道。