CN105655485A - 电阻式随机存取存储器及其制造方法 - Google Patents
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Abstract
本发明公开一种电阻式随机存取存储器及其制造方法，该电阻式随机存取存储器包括基底、介电层与至少一存储单元串。介电层设置于基底上。存储单元串包括多个存储单元与多个第二介层窗。存储单元垂直相邻地设置于介电层中，且各个存储单元包括第一介层窗、二导线与二可变电阻结构。导线分别设置于第一介层窗的两侧。可变电阻结构分别设置于第一介层窗与导线之间。在垂直相邻的两个存储单元中，位于上方的存储单元的可变电阻结构与位于下方的存储单元的可变电阻结构彼此隔离。第二介层窗分别设置于第一介层窗下方的介电层中并连接于第一介层窗，且垂直相邻的两个第一介层窗通过第二介层窗进行连接。
Description
技术领域
本发明涉及一种存储器及其制造方法，且特别是涉及一种电阻式随机存取存储器及其制造方法。
背景技术
由于，非挥发性存储器具有资料在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。目前，业界积极发展的一种非挥发性存储器元件是电阻式随机存取存储器(resistiverandomaccessmemory，RRAM)，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，因此在未来将可成为个人电脑和电子设备所广泛采用的非挥发性存储器元件之一。
为了提升存储器的密度，目前业界提出一种高密度的垂直排列的三维电阻式随机存取存储器(3Dresistiverandomaccessmemory，3DRRAM)。然而，目前的三维电阻式随机存取存储器通常需要进行深蚀刻制作工艺与深填孔制作工艺，因此无法直接与先进逻辑制作工艺进行整合。
发明内容
本发明的目的在于提供一种电阻式随机存取存储器及其制造方法，其可直接与先进逻辑制作工艺进行整合。
为达上述目的，本发明提出一种电阻式随机存取存储器，其包括基底、介电层与至少一存储单元串。介电层设置于基底上。存储单元串包括多个存储单元与多个第二介层窗。存储单元垂直相邻地设置于介电层中，且各个存储单元包括第一介层窗、二条导线与二个可变电阻结构。导线分别设置于第一介层窗的两侧。可变电阻结构分别设置于第一介层窗与导线之间。在垂直相邻的两个存储单元中，位于上方的存储单元的可变电阻结构与位于下方的存储单元的可变电阻结构彼此隔离。第二介层窗分别设置于第一介层窗下方的介电层中并连接于第一介层窗，且垂直相邻的两个第一介层窗通过第二介层窗进行连接。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，第一介层窗的宽度例如是大于第二介层窗的宽度。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，导线的底面例如是高于位于其下方的第二介层窗的顶面。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，可变电阻结构包括可变电阻层。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，可变电阻结构还包括绝缘层，设置于可变电阻层与第一介层窗之间或可变电阻层与导线之间。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，当存储单元串为多串时，水平相邻的两个存储单元共用位于其间的导线。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，导线的形状例如是条状或指状。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，还包括至少一晶体管，设置于基底上，且晶体管的一个端子通过第二介层窗电连接于第一介层窗。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器中，当晶体管为多个时，还包括至少一隔离结构。隔离结构设置于基底中，且晶体管通过隔离结构而彼此隔离。
本发明提出一种电阻式随机存取存储器的制造方法，包括下列步骤。在基底上形成介电层。在介电层中形成至少一存储单元串。存储单元串包括多个存储单元与多个第二介层窗。存储单元垂直相邻地设置于介电层中，且各个存储单元包括第一介层窗、二条导线与二个可变电阻结构。导线分别设置于第一介层窗的两侧。可变电阻结构分别设置于第一介层窗与导线之间。在垂直相邻的两个存储单元中，位于上方的存储单元的可变电阻结构与位于下方的存储单元的可变电阻结构彼此隔离。第二介层窗分别设置于第一介层窗下方的介电层中并连接于第一介层窗，且垂直相邻的两个第一介层窗通过第二介层窗进行连接。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，介电层的形成方法例如是化学气相沉积法。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第一介层窗的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第一介层窗的宽度例如是大于第二介层窗的宽度。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，导线的形成方法包括下列步骤。将位于第一介层窗两侧的介电层移除，以于第一介层窗两侧分别形成开口。形成填满开口的导线材料层。移除位于开口以外的导线材料层。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，开口的底部例如是高于第一介层窗的底面。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，可变电阻结构的形成方法包括下列步骤。在第一介层窗上形成共形的可变电阻材料层。对可变电阻材料层进行回蚀刻制作工艺。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，可变电阻结构的形成方法还包括于形成可变电阻材料层之前或之后，在第一介层窗上形成共形的绝缘材料层。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，第二介层窗的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，还包括于形成介电层之前，在基底上形成至少一晶体管，且晶体管的一个端子通过第二介层窗电连接于第一介层窗。
依照本发明的一实施例所述，在上述的电阻式随机存取存储器的制造方法中，当晶体管为多个时，还包括在基底中形成至少一隔离结构，且晶体管通过隔离结构而彼此隔离。
基于上述，在本发明所提出的电阻式随机存取存储器及其制造方法中，由于在垂直相邻的两个存储单元中，位于上方的存储单元的可变电阻结构与位于下方的存储单元的可变电阻结构彼此隔离，且垂直相邻的两个第一介层窗通过第二介层窗进行连接，因此在电阻式随机存取存储器的制造过程中不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明的一实施例的电阻式随机存取存储器的立体图；
图2A至图2F为沿图1中的I-I’剖面线的电阻式随机存取存储器的制造流程上视图；
图3A至图3F为沿图1中的I-I’剖面线的电阻式随机存取存储器的制造流程剖视图；
图4为本发明的另一实施例的导线的上视图。
符号说明
10：电阻式随机存取存储器
100：基底
101：隔离结构
102：晶体管
104：栅极
106：栅介电层
108、110：掺杂区
112：间隙壁
114：掺杂延伸区
116、124、132、136、142、146、146a、146b、164：介电层
118、120、122、126、128、130、134、138：导体层
140：内连线结构
144、148：介层窗
150：开口
152：绝缘材料层
152a：绝缘层
154：可变电阻材料层
154a：可变电阻层
156：可变电阻结构
158：导线材料层
158a：导线
160：存储单元
162：存储单元串
166：源极线
168：插塞
具体实施方式
图1所绘示为本发明的一实施例的电阻式随机存取存储器的立体图。在图1中，为了清楚地进行说明，仅绘示出位于介层窗两侧的可变电阻结构之间的介电层。图2A至图2F所绘示为沿图1中的I-I’剖面线的电阻式随机存取存储器的制造流程上视图。图3A至图3F所绘示为沿图1中的I-I’剖面线的电阻式随机存取存储器的制造流程剖视图。图4为本发明的另一实施例的导线的上视图。
首先，请同时参照图1、图2A与图3A，可选择性地在基底100上形成至少一晶体管102。晶体管102例如是金属氧化物半场效晶体管(MOSFET)或双极接面晶体管(BJT)。在此实施例中，是以形成三个晶体管102为例进行说明，但本发明并不以此为限。
在此实施例中，晶体管102是以金属氧化物半场效晶体管为例进行说明，但本发明并不以此为限。晶体管102包括栅极104、栅介电层106、掺杂区108、110、间隙壁112及掺杂延伸区114。栅介电层106位于栅极104与基底100之间。掺杂区108、110分别位于栅极104两侧的基底100中。在此实施例中，掺杂区108、110可作为晶体管102的端子。举例来说，掺杂区108可作为源极使用，且掺杂区110可作为漏极使用。间隙壁112位于栅极104两侧的基底100上。掺杂延伸区114位于间隙壁112下方的基底100中，且可作为轻掺杂漏极(LDD)使用。晶体管102中各构件的材料与制造方法为本领域技术人员所周知，故于此不再赘述。
此外，在形成晶体管102之前，还可在基底100中形成至少一隔离结构101。晶体管102通过隔离结构101而彼此隔离。隔离结构101例如是浅沟渠隔离(shallowtrenchisolation，STI)结构。隔离结构101的材料例如是氧化硅。隔离结构101的制造方法为本领域技术人员所周知，故于此不再赘述。
接着，在基底100上形成介电层116及位于介电层116中的导体层118、120、122。在介电层116上形成介电层124及位于介电层124中的导体层126、128、130。在介电层124上形成介电层132及位于介电层132中的导体层134。在介电层132上形成介电层136及位于介电层136中的导体层138。介电层116、124、132、136的材料例如是氧化硅等介电材料。介电层116、124、132、136的形成方法例如是化学气相沉积法。导体层118、120、122、126、128、130、134、138的材料例如是钨、铜或铝等导体材料。导体层118、120、122、126、128、130、134、138的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
其中，导体层126可作为字元线使用且可通过导体层118而电连接至栅极104。导体层128可作为源极线使用且可通过导体层120而电连接至掺杂区108。导体层122、130、134、138可形成连接至掺杂区110的内连线结构140。
然后，在介电层136上形成介电层142。介电层142的材料例如是氧化硅等介电材料。介电层116的形成方法例如是化学气相沉积法。
接下来，在介电层142中形成介层窗144，且介层窗144连接至内连线结构140。介层窗144的材料例如是钨、铜或铝。介层窗144的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成，如单重金属镶嵌法。
之后，在介电层142上形成介电层146。介电层146的材料例如是氧化硅等介电材料。介电层146的形成方法例如是化学气相沉积法。
再者，在介电层146中形成介层窗148，且介层窗148连接至介层窗144。介层窗146可通过介层窗144电连接至至晶体管102的掺杂区110(端子)。介层窗148的材料例如是钨、铜或铝。介层窗148的形成方法可组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成，如单重金属镶嵌法。此外，于此技术领域具有通常知识者依照制作工艺整合设计需求，也可将介层窗148与位于其下方的介层窗144通过双重金属镶嵌法而同时形成。
在此实施例中，介层窗148的宽度是以大于介层窗144的宽度为例进行说明。如此一来，由于介层窗148的宽度大于介层窗144的宽度，因此可使得后续形成于介层窗148上的介层窗144(如图3F所示)较容易进行对准。此外，当介层窗148与介层窗144的对准发生偏差(如，最左侧的介层窗148与介层窗144)时，通过介层窗148的宽度大于介层窗144，可防止后续形成于介层窗148两侧的导线158a与介层窗144发生短路(如图3E所示)。
在另一实施例中，当介层窗148与介层窗144可准确对准时，介层窗148的宽度也可等于介层窗144的宽度。
继之，请同时参照图1、图2B与图3B，将位于介层窗148两侧的介电层146移除，以于介层窗148两侧分别形成开口150。开口150的形成方法例如是对介电层146进行图案化制作工艺，以部分移除位于介层窗148两侧的介电层146，而形成位于介层窗148两侧的介电层146a以及位于开口150之间的介电层146b(图2B)。在对介电层146进行图案化制作工艺的过程中，可通过图案化光致抗蚀剂层(未绘示)覆盖介电层146b，因此介电层146b可保有与介电层146约略相同的厚度。
在此实施例中，是以部分移除位于介层窗148两侧的介电层146为例进行说明。亦即，位于介层窗148两侧的介电层146的移除深度小于介电层146的厚度，而形成介电层146a，因此可使得开口150的底部高于介层窗148的底面。如此一来，当介层窗148与介层窗144的对准发生偏差时(如，最左侧的介层窗148与介层窗144)，通过介电层146a可防止后续形成于介层窗148两侧的导线158a与介层窗144发生短路(如图3E所示)。
在另一实施例中，当介层窗148与介层窗144可准确对准时，也可完全移除位于介层窗148两侧的介电层146。亦即，开口150的底部高度可等于介层窗148的底面高度。
随后，请同时参照图1、图2C与图3C，可选择性地在介层窗148上形成共形的绝缘材料层152，且绝缘材料层152可覆盖介电层146a、146b。绝缘材料层152的材料例如是氧化物等绝缘材料，如氧化硅等。绝缘材料层152的形成方法例如是化学气相沉积法。
接着，在绝缘材料层152上形成共形的可变电阻材料层154。可变电阻材料层154的材料例如是金属氧化物，如氧化铪、氧化镁、氧化镍、氧化铌、氧化钛、氧化铝、氧化钒、氧化钨、氧化锌或氧化钴。可变电阻材料层154的形成方法例如是化学气相沉积法。在此实施例中，是以于形成可变电阻材料层144之前先形成绝缘材料层152为例进行说明。在另一实施例中，也可于形成可变电阻材料层154之后再形成绝缘材料层152。
然后，请同时参照图1、图2D与图3D，对可变电阻材料层154与绝缘材料层152进行回蚀刻制作工艺，而分别于介层窗148两侧形成可变电阻层154a与绝缘层152a。可变电阻层154a与绝缘层152a可形成可变电阻结构156。当可变电阻结构156中具有绝缘层152a时，可使得可变电阻结构156具有二极管的效果，而能够有效地阻挡漏电流(sneakcurrent)，进而防止误动作产生。
接下来，形成填满开口150的导线材料层158。导线材料层158的材料例如是铜、钨或铝。导线材料层158的形成方法例如是电镀法或物理气相沉积法。
之后，请同时参照图1、图2E与图3E，移除位于开口150以外的导线材料层158，而形成导线158a。位于开口150以外的导线材料层158的移除方法例如是化学机械研磨法。
在此实施例中，由于开口150的底部高于介层窗148的底面，因此形成于开口150中的导线158a的底面会高于位于其下方的介层窗144的顶面。如此一来，当介层窗148与介层窗144的对准发生偏差时(如，最左侧的介层窗148与介层窗144)，由于导线158a的底面会高于位于其下方的介层窗144的顶面，因此可防止导线158a与介层窗144发生短路。在另一实施例中，当介层窗148与介层窗144可准确对准时，导线158a的底面高度也可等于位于其下方的介层窗144的顶面高度。
在此实施例中，导线158a的形状是以条状为例进行说明，但本发明并不以此为限。所属技术领域具有通常知识者可依照设计需求而调整导线158a的形状。请参照图4，在另一实施例中，也可将第单数条的多条导线158a进行连接，且将第双数条的多条导线158a进行连接，而使得导线158a的形状为指状。
此外，由介层窗148、位于介层窗148两侧的导线158a、以及于位于介层窗148与导线158a之间的可变电阻结构156可形成存储单元160。
再者，请同时参照图1、图2F与图3F，可重复进行形成介层窗144与存储单元160的步骤，而由多个介层窗144与多个存储单元160堆叠形成存储单元串162。所属技术领域具有通常知识者可依照产品设计需求来调整介层窗144与存储单元160的形成步骤的重复次数。在此实施例中，是以形成三串存储单元串162为例进行说明，但本发明并不以此为限。
通过上述制造方法已完成单一晶体管驱动N个电阻式存储单元(1TransistordrivingnResistivememorycells，1T-NR)的电阻式随机存取存储器10。上述实施例的电阻式随机存取存储器10为可具有高密度排列的三维电阻式随机存取存储器。此外，由于上述制造方法不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。另外，上述制造方法可通过将存储单元串162之间的距离缩到最近，以减少绕线距离，进而将寄生电容值降到最低。另一方面，每一层的存储单元160的制造方式简单，因此可通过简单重复的制作流程而完成电阻式随机存取存储器10的制作。
以下，通过图1、图2F、图3F与图4来说明本实施例的电阻式随机存取存储器10的结构。
电阻式随机存取存储器10，包括基底100、介电层164与至少一存储单元串162。介电层164设置于基底100上。介电层164设置于基底100上。在此实施例的图3F中，介电层164例如是由介电层116、124、132、136、142、146a所形成，但本发明并不以此为限。
存储单元串162包括多个存储单元160与多个介层窗144。存储单元160垂直相邻地设置于介电层164中，且各个存储单元160包括介层窗148、二条导线158a与二个可变电阻结构156。导线158a分别设置于介层窗148的两侧。导线158a的形状可为条状(图2E)或指状(图4)。可变电阻结构156分别设置于介层窗148与导线158a之间。可变电阻结构156包括可变电阻层154a。可变电阻结构156还可包括绝缘层152a，设置于可变电阻层与介层窗148之间。在另一实施例中，绝缘层152a也可设置于可变电阻层154a与导线158a之间。在垂直相邻的两个存储单元160中，位于上方的存储单元160的可变电阻结构156与位于下方的存储单元160的可变电阻结构156彼此隔离。介层窗144分别设置于介层窗148下方的介电层164中并连接于介层窗148，且垂直相邻的两个介层窗148通过介层窗144进行连接。当存储单元串162为多串时，水平相邻的两个存储单元160共用位于其间的导线158a。
在此实施例中，介层窗148的宽度是以大于介层窗144的宽度为例进行说明。在另一实施例中，介层窗148的宽度也可等于介层窗144的宽度。
在此实施例中，导线158a的底面会高于位于其下方的介层窗144的顶面。在另一实施例中，导线158a的底面高度也可等于位于其下方的介层窗144的顶面高度。
电阻式随机存取存储器10还可包括至少一晶体管102。晶体管102设置于基底100上。晶体管102的掺杂区110(端子)可通过内连线结构140与介层窗144电连接于介层窗148，但晶体管102与介层窗148的电连接方式并不以此为限。在此实施例中，虽然晶体管102是以平面式的晶体管为例进行说明，但本发明并不以此为限。在其他实施例中，晶体管102也可采用垂直式的晶体管，以更进一步地减少晶体管102所占用的晶片面积，进而提升空间利用率。此外，当晶体管102为多个时，电阻式随机存取存储器10还可包括至少一隔离结构101。隔离结构101设置于基底100中，且晶体管102通过隔离结构101而彼此隔离。
此外，电阻式随机存取存储器10还可选择性地包括源极线166。源极线166的材料例如是铜、钨或铝。源极线184的形成方法例如是金属镶嵌法。源极线166可通过插塞168电连接至导体层128。
此外，电阻式随机存取存储器10中各构件的材料、设置方式、形成方法与功效已于上述图3A至图3F的制造方法中进行详尽地说明，故于此不再赘述。
综上所述，上述实施例的电阻式随机存取存储器10的特点如下。由于在垂直相邻的两个存储单元160中，位于上方的存储单元160的可变电阻结构156与位于下方的存储单元160的可变电阻结构160彼此隔离，且垂直相邻的两个介层窗148通过介层窗144进行连接，因此在电阻式随机存取存储器10的制造过程中不需进行深蚀刻制作工艺与深填孔制作工艺，因此可直接与先进逻辑制作工艺(如，互补式金属氧化物半导体(CMOS)逻辑制作工艺)进行整合。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种电阻式随机存取存储器，包括：
基底；
介电层，设置于该基底上；
至少一存储单元串，包括：
多个存储单元，该些存储单元垂直相邻地设置于该介电层中，且各该存储单元包括：
第一介层窗；
二导线，分别设置于该第一介层窗的两侧；以及
二可变电阻结构，分别设置于该第一介层窗与该些导线之间，其中
在垂直相邻的两个存储单元中，位于上方的该存储单元的该些可变电阻结构与位于下方的该存储单元的该些可变电阻结构彼此隔离；以及
多个第二介层窗，分别设置于该些第一介层窗下方的该介电层中并连接于该些第一介层窗，且垂直相邻的两个第一介层窗通过该第二介层窗进行连接。
2.如权利要求1所述的电阻式随机存取存储器，其中该些第一介层窗的宽度大于该些第二介层窗的宽度。
3.如权利要求1所述的电阻式随机存取存储器，其中各该导线的底面高于位于其下方的各该第二介层窗的顶面。
4.如权利要求1所述的电阻式随机存取存储器，其中各该可变电阻结构包括一可变电阻层。
5.如权利要求4所述的电阻式随机存取存储器，其中各该可变电阻结构还包括一绝缘层，设置于该可变电阻层与各该第一介层窗之间或该可变电阻层与各该导线之间。
6.如权利要求1所述的电阻式随机存取存储器，其中当该至少一存储单元串为多串时，水平相邻的两个存储单元共用位于其间的该导线。
7.如权利要求1所述的电阻式随机存取存储器，其中该些导线的形状包括条状或指状。
8.如权利要求1所述的电阻式随机存取存储器，还包括至少一晶体管，设置于该基底上，且该至少一晶体管的一端子通过该些第二介层窗电连接于该些第一介层窗。
9.如权利要求8所述的电阻式随机存取存储器，其中当该至少一晶体管为多个时，还包括至少一隔离结构，设置于该基底中，且该些晶体管通过该至少一隔离结构而彼此隔离。
10.一种电阻式随机存取存储器的制造方法，包括：
在一基底上形成一介电层；
在该介电层中形成至少一存储单元串，该至少一存储单元串包括：
多个存储单元，该些存储单元垂直相邻地设置于该介电层中，且各该存储单元包括：
一第一介层窗；
二导线，分别设置于该第一介层窗的两侧；以及
二可变电阻结构，分别设置于该第一介层窗与该些导线之间，其中
在垂直相邻的两个存储单元中，位于上方的该存储单元的该些可变电阻结构与位于下方的该存储单元的该些可变电阻结构彼此隔离；以及
多个第二介层窗，分别设置于该些第一介层窗下方的该介电层中并连接于该些第一介层窗，且垂直相邻的两个第一介层窗通过该第二介层窗进行连接。
11.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该介电层的形成方法包括化学气相沉积法。
12.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该些第一介层窗的形成方法包括组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
13.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该些第一介层窗的宽度大于该些第二介层窗的宽度。
14.如权利要求10所述的电阻式随机存取存储器的制造方法，其中各该导线的形成方法包括：
将位于各该第一介层窗两侧的该介电层移除，以于各该第一介层窗两侧分别形成一开口；
形成填满该些开口的一导线材料层；以及
移除位于该些开口以外的该导线材料层。
15.如权利要求14所述的电阻式随机存取存储器的制造方法，其中各该开口的底部高于各该第一介层窗的底面。
16.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该些可变电阻结构的形成方法包括：
在该些第一介层窗上形成共形的一可变电阻材料层；以及
对该可变电阻材料层进行一回蚀刻制作工艺。
17.如权利要求16所述的电阻式随机存取存储器的制造方法，其中该些可变电阻结构的形成方法还包括于形成该可变电阻材料层之前或之后，在该些第一介层窗上形成共形的一绝缘材料层。
18.如权利要求10所述的电阻式随机存取存储器的制造方法，其中该些第二介层窗的形成方法包括组合使用光刻制作工艺、蚀刻制作工艺与沉积制作工艺而形成或通过金属镶嵌法而形成。
19.如权利要求10所述的电阻式随机存取存储器的制造方法，还包括于形成该介电层之前，在该基底上形成至少一晶体管，且该至少一晶体管的一端子通过该些第二介层窗电连接于该些第一介层窗。
20.如权利要求19所述的电阻式随机存取存储器的制造方法，其中当该至少一晶体管为多个时，还包括在该基底中形成至少一隔离结构，且该些晶体管通过该至少一隔离结构而彼此隔离。
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