CN109904168A - 存储器及其制作方法 - Google Patents
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Abstract
本申请提供了一种存储器及其制作方法。该制作方法包括：在衬底上形成多个间隔分布的预叠层部；在衬底的裸露表面上以及预叠层部的裸露表面上依次设置电荷俘获层以及隧穿层，形成第一预半导体结构；对第一预半导体结构进行刻蚀，使得部分衬底的表面裸露；在衬底的裸露表面上以及第一预半导体结构的裸露侧壁上设置牺牲沟道层；刻蚀去除部分牺牲沟道层，使得部分衬底的表面裸露；在任意相邻的两个预叠层部侧壁上的牺牲沟道层之间的间隔中形成第二介质部；去除剩余的牺牲沟道层，形成间隙；采用外延法在间隙中设置沟道材料，形成沟道层，沟道材料的电子迁移率大于或等于1500cm2/V·s。该制作方法形成的存储器的读取操作电流较大。
Description
技术领域
本申请涉及存储器领域，具体而言，涉及一种存储器及其制作方法。
背景技术
在过去几年中，3D NAND作为一种低成本和高密度存储器备受关注，目前正在大规模生产，作为1X nm节点以下2D NAND闪存的替代品。已经提出了几种方法来垂直堆叠3DNAND单元，例如成本扩展型位(BiCS)，太比特储存格数组(TCAT)和堆叠存储阵列晶体管(SMArT)。
目前的3D NAND器件主要采用多晶硅(poly-Si)作为沟道材料。然而，多晶硅沟道的较低的电子迁移率和高陷阱密度会降低器件的性能，例如读取操作的电流(Id)较低，阈值电压(Vth)的变化较大。此外，Id随着增加堆叠层的增加而减少，这对于增加存储器堆叠层数并进一步提高存储密度是不利的。当3D NAND闪存中的堆叠层数达到128层以上时，器件沟道长度的增加导致存储单元读取电流减小，这限制了未来3D NAND堆叠层数的进一步增加。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种存储器及其制作方法，以解决现有技术中的存储器的读取操作电流较小的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种存储器的制作方法，包括：在衬底上形成多个间隔分布的预叠层部，各所述预叠层部包括交替设置的第一介质部和牺牲部，所述预叠层部中，与所述衬底距离最小的为所述第一介质部，与所述衬底距离最大的为所述第一介质部；在所述衬底的裸露表面上以及所述预叠层部的裸露表面上依次设置电荷俘获层以及隧穿层，形成第一预半导体结构；对所述第一预半导体结构进行刻蚀，使得任意相邻的两个所述预叠层部之间的部分所述衬底的表面裸露；在所述衬底的裸露表面上以及所述第一预半导体结构的裸露侧壁上设置牺牲沟道层；刻蚀去除设置在所述衬底表面上的部分所述牺牲沟道层，使得任意相邻的两个所述预叠层部之间的部分所述衬底的表面裸露；在任意相邻的两个所述预叠层部侧壁上的所述牺牲沟道层之间的间隔中填充第二介质，形成第二介质部；去除剩余的牺牲沟道层，在所述第二介质部和剩余的所述隧穿层之间形成间隙；采用外延法在所述间隙中设置沟道材料，形成沟道层，所述沟道材料的电子迁移率大于或等于1500cm2/V·s。
进一步地，所述在衬底上形成多个间隔分布的预叠层部，包括：在衬底上依次交替设置介质层和牺牲层；去除部分的所述介质层和所述牺牲层，形成所述第二介质部和所述牺牲部。
进一步地，在设置所述电荷俘获层之前，形成所述第一预半导体结构的过程还包括：在所述衬底的裸露表面上以及所述预叠层部的裸露表面上设置第一阻挡层，所述电荷俘获层设置在所述第一阻挡层的裸露表面上，对所述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分所述第一阻挡层的步骤，优选地，在设置所述隧穿层之后，形成所述第一预半导体结构的过程还包括：在所述隧穿层的裸露表面上设置保护层，对所述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分所述保护层的步骤，在去除剩余的牺牲沟道层之后，在形成沟道层之前，所述制作方法还包括：去除剩余的所述保护层。
进一步地，所述刻蚀去除接触设置在所述衬底表面上的部分所述牺牲沟道层，包括：刻蚀去除接触设置在所述衬底表面上的部分所述牺牲沟道层；去除表面裸露的部分所述衬底，使得任意相邻的两个所述预叠层部之间的衬底形成第一凹槽，所述第二介质还填充在所述第一凹槽中。
进一步地，在填充所述第二介质之后，形成所述第二介质部的过程还包括：对所述第二介质进行退火处理，所述退火的温度在800～1300℃之间，所述退火的时间在2～8s之间。
进一步地，包括所述沟道层的结构为第二预半导体结构，在形成所述第二预半导体结构之后，所述制作方法还包括：在所述第二预半导体结构的裸露表面上设置层间绝缘层；刻蚀去除部分所述层间绝缘层，使得相邻两个所述预叠层部之间的结构层的表面裸露，形成多个间隔的第二凹槽；在各所述第二凹槽中填充第一金属，形成多个位线接触部；刻蚀去除各所述预叠层部中的所述牺牲部，使得任意两个所述第一介质部之间具有容纳空间；在各所述容纳空间中设置第二阻挡层，且所述第二阻挡层位于相邻的两个所述第一介质部的表面上以及所述电荷俘获层的远离所述隧穿层的表面上；在裸露的所述第二阻挡层的表面上设置粘附层；在所述粘附层形成的容纳子空间中填充第二金属，形成金属部，优选所述第二阻挡层的材料禁带宽度大于所述电荷俘获层的材料的禁带宽度，且所述第二阻挡层的材料的介电常数大于3.9。
进一步地，所述第一介质部的材料包括低K介质，优选所述牺牲沟道层的材料包括非晶硅；进一步优选所述沟道材料包括Si和/或SiGe。
进一步地，所述第一阻挡层的材料的禁带宽度大于所述电荷俘获层的材料的禁带宽度，且所述第一阻挡层的材料的介电常数大于3.9，所述保护层的材料包括非晶硅。
根据本申请的另一方面，提供了一种存储器，该存储器由任一种所述的制作方法制作而成。
根据本申请的再一方面，提供了一种存储器，包括：衬底；多个叠层部，间隔地位于所述衬底的表面上，所述叠层部包括多个间隔设置的第一介质部；多个电荷俘获部，位于任意相邻的两个所述叠层部之间的间隔中且位于各所述叠层部的侧壁上；多个隧穿部，位于所述电荷俘获部的远离所述叠层部侧壁的表面上；沟道层，位于所述隧穿部的远离所述电荷俘获部的表面上，所述沟道层的材料的电子迁移率大于或等于1500cm2/V·s；第二介质部，填充在任意相邻的两个所述叠层部侧壁上的所述沟道层之间的间隔中。
进一步地，所述存储器还包括：第一阻挡部，位于所述叠层部和所述电荷俘获部之间，优选所述叠层部还包括：第二阻挡层，位于任意相邻的两个所述第一介质部的表面上以及所述电荷俘获部的远离所述隧穿部的表面上；粘附层，位于所述第二阻挡层的远离所述介质部的表面上；金属部，位于所述粘附层形成的容纳子空间中，进一步优选所述第一阻挡部的材料的禁带宽度大于所述电荷俘获部的材料的禁带宽度，且所述第一阻挡部的材料的介电常数大于3.9，更进一步优选所述第二阻挡层的材料禁带宽度大于所述电荷俘获部的材料的禁带宽度；所述第二阻挡层的材料的介电常数大于3.9。
进一步地，所述衬底具有第一凹槽，所述第二介质部还位于所述第一凹槽中。
进一步地，所述第一介质部的材料包括低K介质，优选所述沟道层的材料包括Si和/或SiGe。
应用本申请的技术方案，上述的制作方法形成的存储器实际为通心粉结构的存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
上述的存储器的制作方法中，先形成牺牲沟道层，然后去除牺牲沟道层，在得到的间隙中外延沟道材料形成沟道层，这样使得形成的沟道层的质量较好，能够提升电子的迁移率，进而能够提升存储器的读取操作电流，且保证器件的其他电特性较好；另外，该存储器中，沟道层的材料的电子迁移率大于或等于1500cm2/V·s，可以进一步提升存储器的读取操作电流，使得未来的3D NAND实现更多的叠层，进一步增大存储密度。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图26示出了申请的一种半导体结构在制作过程中的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；11、第一凹槽；20、介质层；21、第一介质部；30、牺牲层；31、牺牲部；40、第一阻挡层；41、第一阻挡部；50、电荷俘获层；51、电荷俘获部；60、隧穿层；61、隧穿部；70、保护层；71、保护部；80、牺牲沟道层；81、牺牲沟道部；90、第二介质部；91、第二介质；100、沟道层；101、沟道材料；110、层间绝缘层；111、第二凹槽；120、位线接触部；130、第二阻挡层；140、粘附层；150、金属部；160、源极线；01、预叠层部；02、叠层部。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的存储器的读取操作电流较小，为了解决如上的技术问题，本申请提出了一种存储器及其制作方法。
本申请的一种典型的实施方式中，提供了一种存储器的制作方法，该制作方法包括：
在衬底10上形成多个间隔分布的预叠层部01，如图2所示，图3为图2的俯视图，由图3也可以看出预叠层部01之间具有间隔，各上述预叠层部01包括交替设置的第一介质部21和牺牲部31，上述预叠层部01中，与上述衬底10距离最小的为所述第一介质部21，与上述衬底距离最大的为所述第一介质部21；
在上述衬底10的裸露表面上以及上述预叠层部01的裸露表面上依次设置电荷俘获层50以及隧穿层60，如图5和图6所示，形成第一预半导体结构；
对上述第一预半导体结构进行刻蚀，实际上就是去除任意两个相邻的预叠层部01之间的设置在衬底10表面上的电荷俘获层50和隧穿，使得任意相邻的两个上述预叠层部01之间的部分上述衬底10的表面裸露，剩余的电荷俘获层50为电荷俘获部51，剩余的隧穿层60为隧穿部61，如图8和图9所示；
在上述衬底10的裸露表面上以及上述第一预半导体结构的裸露侧壁上设置牺牲沟道层80，如图10所示；
刻蚀去除设置在上述衬底10表面上的部分上述牺牲沟道层80，即刻蚀去除相邻的两个预叠层部01之间的位于衬底10表面上的牺牲沟道层，使得任意相邻的两个上述预叠层部01之间的部分上述衬底10的表面裸露，形成如图11和图12所示的牺牲沟道部81；
在任意相邻的两个上述预叠层部01侧壁上的上述牺牲沟道层80之间的间隔中填充第二介质91，形成第二介质部90，上述第二介质部90的裸露表面至少与预叠层部01的裸露表面平齐，如图14所示；
去除剩余的牺牲沟道层80，在上述第二介质部90和剩余的上述隧穿层60之间形成间隙，如图15所示；
采用外延法在上述间隙中设置沟道材料101，形成沟道层100，沟道层100的远离裸露表面与预叠层部01的裸露表面至少平齐，如图17所示，上述沟道材料101的电子迁移率大于或等于1500cm2/V·s。
上述的制作方法形成的存储器实际为通心粉结构的3D NAND存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
上述的存储器的制作方法中，先形成牺牲沟道层，然后去除牺牲沟道层，在得到的间隙中外延沟道材料形成沟道层，这样使得形成的沟道层的质量较好，能够提升电子的迁移率，进而能够提升存储器的读取操作电流，且保证器件的其他电特性较好；另外，该存储器中，沟道层的材料的电子迁移率大于或等于1500cm2/V·s，可以进一步提升存储器的读取操作电流，使得未来的3D NAND实现更多的叠层，进一步增大存储密度。
需要说明的是，本申请的上述“交替设置的第一介质部21和牺牲部31，上述预叠层部01中，与上述衬底10距离最小的为所述第一介质部21，与上述衬底距离最大的为所述第一介质部21”表明预叠层部01至少包括两个第一介质部和一个牺牲部。
本申请的沟道层的材料可以为现有技术中的任意一种电子迁移率大于或者等于1500cm2/V·s的且可以作为沟道的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的沟道层，本申请的一种具体的实施例中，为了与硅工艺兼容，上述的沟道层的材料包括Si和/或SiGe。
本申请的上述第一介质部的材料可以选自现有技术中的任何可用的绝缘介质，本领域技术人员可以根据实际情况进行选择。为了降低存储器的寄生电容，本申请的一种具体的实施例中，上述第一介质部的材料包括低K介质，进一步地，可以选择二氧化硅。
本申请的上述沟道牺牲层的材料也可以选择现有技术中的与电荷俘获层以及隧穿层的材料具有较大的刻蚀选择比的材料，这样可以保证后续可以顺利去除沟道牺牲层，从而进一步保证该制作方法可以得到预定的结构。本申请的一种具体的实施例中，上述沟道牺牲层的材料包括非晶硅。
本申请的电荷俘获层可以采用现有技术中的任何可用的材料形成，本申请的一种具体的实施例中，上述电荷俘获层的材料包括氮化硅。同样地，隧穿层也可以采用现有技术中的可用的材料形成，一种具体的实施例中，上述隧穿层的材料包括二氧化硅。本申请的衬底也可以为现有技术中的可用的材料形成，例如硅、锗、硅锗或者三五族的衬底等等。一种具体的实施例中，衬底的材料包括硅。
本申请的上述多个间隔设置的预叠层部01可以采用任何可行的方法制作得到，比如先形成多个填充孔，然后在各填充孔填充预叠层部01。为了简化工艺，本申请的一种实施例中，上述在衬底10上形成多个间隔分布的预叠层部01，包括：在衬底10上依次交替设置介质层20和牺牲层30，其中一个上述介质层20接触设置在上述衬底10的表面上，如图1所示；去除部分的上述介质层20和上述牺牲层30，形成上述第二介质部90和上述牺牲部31，如图2和图3所示，即形成多个间隔设置的预叠层部01。
上述的设置介质层和牺牲层的具体工艺方法可以根据实际情况选择，比如根据具体的材料来选择，可以选择PECVD、ALD或者PVD等等。具体地，去除部分介质层和牺牲层的方法也可以根据具体的工艺要求以及具体材料来确定，可以采用湿法或者干法刻蚀，具体的刻蚀剂或者刻蚀条件根据实际情况来设定。
本申请的各预叠层部中的第一介质部和牺牲部的个数与字线的个数相关，可以根据实际情况设置合适数量的第一介质部和牺牲部，以满足存储器的需求。
在对上述第一预半导体结构进行刻蚀该过程中，可以根据实际情况选择合适的方法进行刻蚀，为了进一步保证形成预定图形的结构，本申请的一种具体的实施例中，采用各向异性刻蚀实施该刻蚀过程。
在实际的制作过程中，为了进一步提升器件的性能，本申请的一种实施例中，在设置上述电荷俘获层50之前，形成上述第一预半导体结构的过程还包括：在上述衬底10的裸露表面上以及上述预叠层部01的裸露表面上设置第一阻挡层40，如图4所示，上述电荷俘获层50设置在上述第一阻挡层40的裸露表面上，对上述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分上述第一阻挡层40的步骤，得到如图8所示的第一阻挡部41。
本申请的第一阻挡层的材料可以选择任何可以阻挡电荷的且对器件的其他性能影响较小的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第一阻挡层。为了进一步保证存储器具有良好的电学性能，本申请的一种具体的实施例中，上述第一阻挡层的材料的禁带宽度大于上述电荷俘获层的材料的禁带宽度，且上述第一阻挡层的材料的介电常数大于3.9。本申请的一种具体的实施例中，上述第一阻挡层的材料为二氧化硅。
为了进一步避免在去除衬底表面的电荷俘获层以及隧穿层等的过程中，将预叠层部侧壁上的电荷俘获层以及隧穿层的部分去除，本申请的一种实施例中，在设置上述隧穿层60之后，形成上述第一预半导体结构的过程还包括：在上述隧穿层60的裸露表面上设置保护层70，如图7所示，对上述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分上述保护层70的步骤，如图8所示，形成保护部71。在去除剩余的牺牲沟道层80之后，在形成沟道层100之前，上述制作方法还包括：去除剩余的上述保护层70，如图15所示。
保护层的材料可以选自任何可以保护电荷俘获层以及隧穿层且对器件的其他性能影响较小的材料，本申请的一种实施例中，上述保护层的材料包括非晶硅。一种更为具体的实施例中，保护层和牺牲沟道层的材料均为非晶硅，隧穿层为二氧化硅层，电荷俘获层为氮化硅层，这样后续去除牺牲沟道层时，就可以高效地将保护层也去除，并且，该实施例中，采用HCl/Cl2去除牺牲沟道层和保护层。
需要说明的是，本申请中的图1至图26只是一种具体的实施例，在该实施例中，部分结构层采用的材料是相同，所以，对应图中相同材料的结构层的填充也是相同的，比如，对于保护层70和牺牲沟道层80，由于在该实施例中，二者采用的都是非晶硅，所以二者的填充相同，还有层间介质层20和第二介质部90，由于材料均为二氧化硅，所以填充相同，还有其他的一些结构层也是这样。
并且，需要说明的是，图1至图26中的俯视图并不是严格意义上的俯视图，只是大概示意，所以对于俯视图中的各结构层并没有给予填充。
为了进一步保证在去除牺牲沟道层80后，第二介质部90能够很好地保持稳定，本申请的一种实施例中，上述刻蚀去除接触设置在上述衬底10表面上的部分上述牺牲沟道层80，包括：刻蚀去除接触设置在上述衬底10表面上的部分上述牺牲沟道层80；去除表面裸露的部分上述衬底10，使得任意相邻的两个上述预叠层部01之间的衬底10形成第一凹槽11，上述第二介质91还填充在上述第一凹槽11中，这样在去除牺牲沟道层80之后，第二介质部90由于部分在衬底10中，所以能够很好地保持稳定。
上述的刻蚀去除牺牲沟道层以及部分衬底的过程可以采用任何可行的方式实施，本申请的一种具体的实施例中，上述刻蚀过程采用各向异性刻蚀法实施。
当然，本申请中的制作方法中，在上述步骤中，未必需要在衬底中形成第一凹槽以填充第二介质，在第二介质部本身高度较小和/或宽度较大等情况下，无需在衬底中形成第一凹槽以填充第二介质，也能保证去除牺牲沟道层后，第二介质部的稳定。
为了进一步保证形成的第二介质部较致密，在去除牺牲沟道层后，进一步保证其能保持很好的稳定性，本申请的一种具体的实施例中，在填充上述第二介质之后，形成上述第二介质部的过程还包括：对上述第二介质进行退火处理，上述退火的温度在800～1300℃之间，上述退火的时间在2～8s之间。
需要说明的是，在实际的制作过程中，在填充了第二介质91后，形成图13所示的结构，后续需要进行化学机械抛光，去除多余的第二介质91，才能形成图14所示的第二介质部90。沟道层100的具体形成过程也类似，如图16所示，沟道材料101不仅位于间隙中，还位于间隙两侧的预叠层部01的表面上，后续需要去除位于预叠层部01表面上的多余沟道材料101，如图17和图18所示，形成沟道层100，图18为图17的俯视结构示意图。
在本申请的存储器的制作过程中，包括上述沟道层100的结构为第二预半导体结构，在形成上述第二预半导体结构之后，上述制作方法还包括：在上述第二预半导体结构的裸露表面上设置层间绝缘层110，如图19所示；刻蚀去除部分上述层间绝缘层110，使得相邻两个上述预叠层部01之间的结构层的表面裸露，形成多个间隔的第二凹槽111，如图20所示；在各上述第二凹槽111中填充第一金属，形成多个位线接触部120，如图21所示；刻蚀去除各上述预叠层部01中的上述牺牲部31，使得任意两个上述第一介质部21之间具有容纳空间，如图22所示；在各上述容纳空间中设置第二阻挡层130，如图23所示，且上述第二阻挡层130位于相邻的两个上述第一介质部21的表面上以及上述电荷俘获层50的远离上述隧穿层60的表面上，该第二阻挡层130的设置目的与第一阻挡层40的设置目的类似，也是用来阻挡电荷的；在裸露的上述第二阻挡层130的表面上设置粘附层140，如图24所示，该层使得第二阻挡层130和金属部150粘结的更加牢固，进一步保证了器件的稳定可靠性；在上述粘附层140形成的容纳子空间中填充第二金属，形成金属部150，如图25所示，使得各上述预叠层部01变为叠层部02。图25中，与衬底10距离最小的金属部150可以为源端选择栅，与衬底10距离最大的金属部150可以为漏端选择栅，在源端选择栅和漏端选择栅之间的金属部150为字线。
上述的第二金属可以为现有技术中的可用的任何金属材料，本申请的一种具体的实施例中，上述第二金属为W。同样地，上述的粘附层可以为现有技术中任何可用的粘附层，本申请的一种具体的实施例中，上述粘附层的材料包括氮化钛。这两种材料可以进一步提高存储器的编程/擦除速度，降低功耗，增强数据保持特性。
本申请的第二阻挡层的材料可以选择任何可以阻挡电荷的且对器件的其他性能影响较小的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第二阻挡层。为了进一步保证存储器具有良好的电学性能，本申请的一种具体的实施例中，上述第二阻挡层的材料的禁带宽度大于上述电荷俘获层的材料的禁带宽度，且上述第二阻挡层的材料的介电常数大于3.9，这样的高K介质还可以提高存储器的编程/擦除速度，降低功耗，增强数据保持特性。一种具体的实施例中，上述第二阻挡层的材料为氧化铝。
对于实际的存储器来说，还包括源极线160等结构，因此，本申请的制作方法中还包括源极线160的制作过程，该源极线160的制作过程可以与现有技术中的源极线160的制作过程一致，所以此处不再赘述。
本申请的另一种典型的实施方式中，提供了一种存储器，该存储器由上述任一种制作方法形成。
上述的制作方法形成的存储器中，沟道层的质量较好，且电子迁移率较大，使得存储器的读取操作电流较大。且该的存储器实际为通心粉结构的存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
本申请的再一种典型的实施方式中，提供了一种存储器，如图25和图26所示，该存储器包括：
衬底10；
多个叠层部02，间隔地位于上述衬底10的表面上，上述叠层部02包括多个间隔设置的第一介质部21；
多个电荷俘获部51，位于任意相邻的两个上述叠层部02之间的间隔中且位于各上述叠层部02的侧壁上；
多个隧穿部61，位于上述电荷俘获部51的远离上述叠层部02侧壁的表面上；
沟道层100，位于上述隧穿部61的远离上述电荷俘获部51的表面上，上述沟道层100的材料的电子迁移率大于或等于1500cm2/V·s；
第二介质部90，填充在任意相邻的两个上述叠层部02侧壁上的上述沟道层100之间的间隔中。
上述的存储器中，沟道层的质量较好，且电子迁移率较大，使得存储器的读取操作电流较大。且该的存储器实际为通心粉结构的3D NAND存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
为了进一步提升器件的性能，本申请的一种实施例中，如图25或图26所示，上述半导体结构还包括第一阻挡部41，第一阻挡部41位于上述叠层部02和上述电荷俘获部51之间。
如图25和图26所示，本申请的另一种实施例中，上述存储器包括第二阻挡层130、粘附层140以及金属部150，第二阻挡层130位于任意相邻的两个上述第一介质部21的表面上以及上述电荷俘获部51的远离上述隧穿部61的表面上，该第二阻挡层130的设置目的与第一阻挡层40的设置目的类似，也是用来阻挡电荷的；粘附层140位于上述第二阻挡层130的远离上述介质部的表面上，该层使得第二阻挡层130和金属部150粘结的更加牢固，进一步保证了器件的稳定可靠性；金属部150位于上述粘附层140形成的容纳子空间中。具体的一种实施例中，金属部150中，与衬底10距离最小的金属部150可以为源端选择栅，与衬底10距离最大的金属部150可以为漏端选择栅，在源端选择栅和漏端选择栅之间的金属部150为字线。
上述的金属部的材料可以为现有技术中的可用的任何金属材料，本申请的一种具体的实施例中，上述金属部的材料为W。同样地，上述的粘附层可以为现有技术中任何可用的粘附层，本申请的一种具体的实施例中，上述粘附层的材料包括氮化钛。这两种材料可以进一步提高存储器的编程/擦除速度，降低功耗，增强数据保持特性。
本申请的第一阻挡层的材料可以选择任何可以阻挡电荷的且对器件的其他性能影响较小的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第一阻挡层。为了进一步保证存储器具有良好的电学性能，本申请的一种具体的实施例中，上述第一阻挡层的材料的禁带宽度大于上述电荷俘获层的材料的禁带宽度，且上述第一阻挡层的材料的介电常数大于3.9。本申请的一种具体的实施例中，上述第一阻挡层的材料为二氧化硅。
本申请的第二阻挡层的材料可以选择任何可以阻挡电荷的且对器件的其他性能影响较小的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第二阻挡层。为了进一步保证存储器具有良好的电学性能，本申请的一种具体的实施例中，上述第二阻挡层的材料的禁带宽度大于上述电荷俘获层的材料的禁带宽度，且上述第二阻挡层的材料的介电常数大于3.9。一种具体的实施例中，上述第二阻挡层的材料为氧化铝。
本申请的上述第一介质部的材料可以选自现有技术中的任何可用的绝缘介质，本领域技术人员可以根据实际情况进行选择。为了降低存储器的寄生电容，本申请的一种具体的实施例中，上述第一介质部的材料包括低K介质，进一步地，可以选择二氧化硅。
本申请的电荷俘获层可以采用现有技术中的任何可用的材料形成，本申请的一种具体的实施例中，上述电荷俘获层的材料包括氮化硅。同样地，隧穿层也可以采用现有技术中的可用的材料形成，一种具体的实施例中，上述隧穿层的材料包括二氧化硅。本申请的衬底也可以为现有技术中的可用的材料形成，例如硅、锗、硅锗或者三五族的衬底等等。一种具体的实施例中，衬底的材料包括硅。
需要说明的是，本申请的存储器还包括源极线等结构，如图26所示，源极线160设置在衬底10的表面上。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的存储器的制作方法形成的存储器实际为通心粉结构的存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
另外，上述的制作方法中，先形成牺牲沟道层，然后去除牺牲沟道层，在得到的间隙中外延沟道材料形成沟道层，这样使得形成的沟道层的质量较好，能够提升电子的迁移率，进而能够提升存储器的读取操作电流，且保证器件的其他电特性较好；另外，该存储器中，沟道层的材料的电子迁移率大于或等于1500cm2/V·s，可以进一步提升存储器的读取操作电流，使得未来的3D NAND实现更多的叠层，进一步增大存储密度。
2)、本申请的存储器中，沟道层的质量较好，且电子迁移率较大，使得存储器的读取操作电流较大。且该的存储器实际为通心粉结构的存储器，即其中的沟道为通心粉沟道，该结构可以改善栅极对沟道的控制，并通过控制沟道厚度，使其比耗尽宽度(Wd)更薄来抑制关断电流。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (13)
1.一种存储器的制作方法，其特征在于，包括：
在衬底上形成多个间隔分布的预叠层部，各所述预叠层部包括交替设置的第一介质部和牺牲部，所述预叠层部中，与所述衬底距离最小的为所述第一介质部，与所述衬底距离最大的为所述第一介质部；
在所述衬底的裸露表面上以及所述预叠层部的裸露表面上依次设置电荷俘获层以及隧穿层，形成第一预半导体结构；
对所述第一预半导体结构进行刻蚀，使得任意相邻的两个所述预叠层部之间的部分所述衬底的表面裸露；
在所述衬底的裸露表面上以及所述第一预半导体结构的裸露侧壁上设置牺牲沟道层；
刻蚀去除设置在所述衬底表面上的部分所述牺牲沟道层，使得任意相邻的两个所述预叠层部之间的部分所述衬底的表面裸露；
在任意相邻的两个所述预叠层部侧壁上的所述牺牲沟道层之间的间隔中填充第二介质，形成第二介质部；
去除剩余的牺牲沟道层，在所述第二介质部和剩余的所述隧穿层之间形成间隙；
采用外延法在所述间隙中设置沟道材料，形成沟道层，所述沟道材料的电子迁移率大于或等于1500cm2/V·s。
2.根据权利要求1所述的制作方法，其特征在于，所述在衬底上形成多个间隔分布的预叠层部，包括：
在衬底上依次交替设置介质层和牺牲层；
去除部分的所述介质层和所述牺牲层，形成所述第二介质部和所述牺牲部。
3.根据权利要求1所述的制作方法，其特征在于，
在设置所述电荷俘获层之前，形成所述第一预半导体结构的过程还包括：在所述衬底的裸露表面上以及所述预叠层部的裸露表面上设置第一阻挡层，所述电荷俘获层设置在所述第一阻挡层的裸露表面上，对所述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分所述第一阻挡层的步骤，
优选地，在设置所述隧穿层之后，形成所述第一预半导体结构的过程还包括：在所述隧穿层的裸露表面上设置保护层，对所述第一预半导体结构进行刻蚀的过程还包括刻蚀去除部分所述保护层的步骤，
在去除剩余的牺牲沟道层之后，在形成沟道层之前，所述制作方法还包括：去除剩余的所述保护层。
4.根据权利要求1所述的制作方法，其特征在于，所述刻蚀去除接触设置在所述衬底表面上的部分所述牺牲沟道层，包括：
刻蚀去除接触设置在所述衬底表面上的部分所述牺牲沟道层；
去除表面裸露的部分所述衬底，使得任意相邻的两个所述预叠层部之间的衬底形成第一凹槽，所述第二介质还填充在所述第一凹槽中。
5.根据权利要求1所述的制作方法，其特征在于，在填充所述第二介质之后，形成所述第二介质部的过程还包括：
对所述第二介质进行退火处理，所述退火的温度在800～1300℃之间，所述退火的时间在2～8s之间。
6.根据权利要求1所述的制作方法，其特征在于，包括所述沟道层的结构为第二预半导体结构，在形成所述第二预半导体结构之后，所述制作方法还包括：
在所述第二预半导体结构的裸露表面上设置层间绝缘层；
刻蚀去除部分所述层间绝缘层，使得相邻两个所述预叠层部之间的结构层的表面裸露，形成多个间隔的第二凹槽；
在各所述第二凹槽中填充第一金属，形成多个位线接触部；
刻蚀去除各所述预叠层部中的所述牺牲部，使得任意两个所述第一介质部之间具有容纳空间；
在各所述容纳空间中设置第二阻挡层，且所述第二阻挡层位于相邻的两个所述第一介质部的表面上以及所述电荷俘获层的远离所述隧穿层的表面上；
在裸露的所述第二阻挡层的表面上设置粘附层；
在所述粘附层形成的容纳子空间中填充第二金属，形成金属部，优选所述第二阻挡层的材料禁带宽度大于所述电荷俘获层的材料的禁带宽度，且所述第二阻挡层的材料的介电常数大于3.9。
7.根据权利要求1所述的制作方法，其特征在于，所述第一介质部的材料包括低K介质，优选所述牺牲沟道层的材料包括非晶硅；进一步优选所述沟道材料包括Si和/或SiGe。
8.根据权利要求3所述的制作方法，其特征在于，所述第一阻挡层的材料的禁带宽度大于所述电荷俘获层的材料的禁带宽度，且所述第一阻挡层的材料的介电常数大于3.9，所述保护层的材料包括非晶硅。
9.一种存储器，其特征在于，所述存储器由权利要求1至7中任一项所述的制作方法制作而成。
10.一种存储器，其特征在于，包括：
衬底；
多个叠层部，间隔地位于所述衬底的表面上，所述叠层部包括多个间隔设置的第一介质部；
多个电荷俘获部，位于任意相邻的两个所述叠层部之间的间隔中且位于各所述叠层部的侧壁上；
多个隧穿部，位于所述电荷俘获部的远离所述叠层部侧壁的表面上；
沟道层，位于所述隧穿部的远离所述电荷俘获部的表面上，所述沟道层的材料的电子迁移率大于或等于1500cm2/V·s；
第二介质部，填充在任意相邻的两个所述叠层部侧壁上的所述沟道层之间的间隔中。
11.根据权利要求10所述的存储器，其特征在于，
所述存储器还包括：
第一阻挡部，位于所述叠层部和所述电荷俘获部之间，
优选所述叠层部还包括：
第二阻挡层，位于任意相邻的两个所述第一介质部的表面上以及所述电荷俘获部的远离所述隧穿部的表面上；
粘附层，位于所述第二阻挡层的远离所述介质部的表面上；
金属部，位于所述粘附层形成的容纳子空间中，
进一步优选所述第一阻挡部的材料的禁带宽度大于所述电荷俘获部的材料的禁带宽度，且所述第一阻挡部的材料的介电常数大于3.9，
更进一步优选所述第二阻挡层的材料禁带宽度大于所述电荷俘获部的材料的禁带宽度；所述第二阻挡层的材料的介电常数大于3.9。
12.根据权利要求10所述的存储器，其特征在于，所述衬底具有第一凹槽，所述第二介质部还位于所述第一凹槽中。
13.根据权利要求11所述的存储器，其特征在于，所述第一介质部的材料包括低K介质，优选所述沟道层的材料包括Si和/或SiGe。
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