CN115249658A - 半导体结构的制备方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000002360 preparation method Methods 0.000 title abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 105
- 238000000034 method Methods 0.000 claims abstract description 90
- 238000005530 etching Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 230000008569 process Effects 0.000 claims abstract description 31
- 238000001039 wet etching Methods 0.000 claims abstract description 13
- 238000011049 filling Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 51
- 238000004519 manufacturing process Methods 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 230000008054 signal transmission Effects 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005234 chemical deposition Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 silicon carbide nitride Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
本发明提供一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法包括在衬底上依次形成第一介质层、导电层和第二介质层，去除部分第二介质层，以形成多组使导电层暴露的第一沟槽。在第二介质层上形成第一掩膜图形，根据第一掩膜图形去除部分第二介质层，以在相邻第一沟槽之间的间隙中形成使导电层暴露的第二沟槽。在第一沟槽和第二沟槽内填充第三介质层，并湿法刻蚀去除第二介质层后去除部分导电层、部分第一介质层以及部分衬底，以形成多个用于形成位线接触结构的第三沟槽。本发明能够有效避免位线接触结构刻蚀工艺中阻挡层的沟槽的侧壁损伤，提高了位线结构的稳定性和信号传输性能。
Description
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
动态随机存取存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
动态随机存取存储器包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word line，简称为WL)相连、漏极与位线(Bit line，简称为BL)相连、源极与电容器相连。位线上的电压信号能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中进行存储。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。目前存储器的位线结构通常通过位线接触结构(Bit Line Contact，简称为BLC)与晶体管的漏极电连接。
然而，DRAM在BLC刻蚀工艺中由于需要进行多次干法刻蚀进行图案转移，容易造成阻挡层中形成的沟槽侧壁损伤，而影响后续图案的正常转移，降低了位线结构的稳定性和信号传输性能，同时影响DRAM的存储性能。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构的制备方法及半导体结构，能够有效避免半导体结构在BLC刻蚀工艺中阻挡层的沟槽的侧壁损伤，提高了位线结构的稳定性和信号传输性能，优化了该半导体结构的存储性能。
为了实现上述目的，第一方面，本发明提供一种半导体结构的制备方法，包括：
提供衬底，衬底包括有源区和隔离区；
在衬底上依次形成第一介质层、导电层和第二介质层；
去除部分第二介质层，以形成多组第一沟槽，导电层暴露于第一沟槽内；
在第二介质层上形成第一掩膜图形，并根据第一掩膜图形去除部分第二介质层，以在相邻第一沟槽之间的间隙中形成第二沟槽，导电层暴露于第二沟槽内；
在第一沟槽和第二沟槽内填充第三介质层；
采用湿法刻蚀去除第二介质层；
去除部分导电层、部分第一介质层以及部分衬底，以形成多个第三沟槽，第三沟槽内用于形成位线接触结构。
本发明提供的半导体结构的制备方法，首先通过在导电层上形成第二介质层，然后在第二介质层上可以通过两次刻蚀分别形成第一沟槽和第二沟槽，并使导电层暴露在第一沟槽和第二沟槽内，接着通过在第一沟槽和第二沟槽内填充第三介质层，并采用湿法刻蚀的方法去除第二介质层，最后去除部分导电层、部分第一介质层以及部分衬底，以形成多个用于形成位线接触结构的第三沟槽，这样不仅能够减少现有技术中存储器在BLC刻蚀工艺中干法刻蚀的次数，优化BLC刻蚀工艺，而且具有较高的刻蚀选择比，能够有效避免现有技术中存储器在BLC刻蚀工艺中阻挡层的沟槽的侧壁损伤，减少BLC刻蚀工艺中产生的缺陷，提高了位线结构的稳定性和信号传输性能，进而优化了该半导体结构的存储性能。
如上所述的半导体结构的制备方法，可选的，在第二介质层上形成第一掩膜图形，并根据第一掩膜图形去除部分第二介质层，以在相邻第一沟槽之间的间隙中形成第二沟槽，导电层暴露于第二沟槽内，具体包括：
在第二介质层上形成第一阻挡层，第一阻挡层覆盖在第二介质层上并填充在第一沟槽内；
在第一阻挡层上形成第一掩膜层，第一掩膜层上具有第一掩膜图形；
根据第一掩膜图形对第一阻挡层和部分第二介质层进行刻蚀，以使导电层暴露于第一沟槽内，并在相邻第一沟槽之间的间隙中形成第二沟槽；
去除第一掩膜层和第一阻挡层。
这样第一掩膜图形可以转移至第一阻挡层上，在第一沟槽的基础上可以在第二介质层上形成第二沟槽，增大相邻第一沟槽或者第二沟槽之间的间距，有助于提高刻蚀精度。
如上所述的半导体结构的制备方法，可选的，第一阻挡层包括第一阻挡材料层和覆盖在第一阻挡材料层上的第二阻挡材料层，第一阻挡材料层和第二阻挡材料层具有不同的阻挡材料。
这样通过第一阻挡材料层和第二阻挡材料层的相互配合，可以使得第一阻挡层有足够的硬度，能够确保可以根据第一掩膜图形对第一阻挡层进行刻蚀时，有助于进一步提高刻蚀精度，取得较好的刻蚀效果。
如上所述的半导体结构的制备方法，可选的，第一阻挡材料层为旋涂硬掩模材料层，第二阻挡材料层为氮氧化硅层。
如上所述的半导体结构的制备方法，可选的，去除部分第二介质层，以形成多组第一沟槽，导电层暴露于第一沟槽内，具体包括：
在第二介质层上形成第二阻挡层；
在第二阻挡层上形成第二掩膜层，第二掩膜层上具有第二掩膜图形；
根据第二掩膜图形对第二阻挡层和部分第二介质层进行刻蚀，以形成第一沟槽；
去除第二掩膜层和第二阻挡层。
这样可以通过第二掩膜图形对第二阻挡层和部分第二介质层进行刻蚀，在第二介质层上形成第一沟槽，以便后续可以根据第一沟槽和第二沟槽形成第三沟槽，减少BLC刻蚀工艺中干法刻蚀的次数，有效避免存储器在BLC刻蚀工艺中阻挡层的沟槽的侧壁损伤的同时，能够增大相邻第一沟槽之间的间距，有助于提高刻蚀精度。
如上的半导体结构的制备方法，可选的，第二掩膜图形与部分第一掩膜图形相重叠。
这样可以根据第一掩膜图形对填充第三介质后的第一沟槽再次进行刻蚀。
如上的半导体结构的制备方法，可选的，第二阻挡层与第一阻挡层具有相同的层叠结构。
这样能够减小半导体结构的制备工艺的复杂度，有助于降低半导体结构的制备难度。
如上的半导体结构的制备方法，可选的，采用湿法刻蚀去除第二介质层，具体包括：
采用磷酸湿法刻蚀第二介质层，以去除第二介质层，第二介质层为氮化硅层。
这样通过湿法刻蚀氮化硅，相较于现有技术中存储器采用的干法刻蚀能够具有较高的刻蚀选择比，以减少BLC刻蚀工艺中产生的缺陷，有助于提高位线结构的稳定性和信号传输性能，进而优化了该半导体结构的存储性能。
如上任意一项所述的半导体结构的制备方法，可选的，第一沟槽包括多个沿预设形状排列的第一开孔，第二沟槽包括多个沿预设形状排列的第二开孔，第一开孔和第二开孔具有相同的排列形状。
如上所述的半导体结构的制备方法，可选的，第一沟槽和第二沟槽均为多个，多个第一开孔和多个第二开孔均按照直线排列。
如上任意一项所述的半导体结构的制备方法，可选的，在第一沟槽和第二沟槽内填充第三介质层，具体包括：
在第二介质层上形成第三介质层，第三介质层覆盖在第二介质层上并填充在第一沟槽和第二沟槽内；
去除覆盖在第二介质层上的第三介质层，以显露第二介质层。
这样可以便于通过湿法刻蚀第二介质层，以形成相互独立的第三介质层，便于后续第三沟槽的形成。
如上所述的半导体结构的制备方法，可选的，在第二介质层上形成第三介质层，具体包括：
通过旋涂法在第二介质层上形成第三介质层。
这样可以使得第二介质层上的第三介质层更加均匀。
如上所述的半导体结构的制备方法，可选的，第三介质层为绝缘介质层。
如上所述的半导体结构的制备方法，可选的，去除覆盖在第二介质层上的第三介质层，具体包括：
通过回刻工艺法去除第三介质层。
如上任意一项所述的半导体结构的制备方法，可选的，第一介质层和第二介质层的构成材料相同。
另一方面，本发明提供了一种半导体结构，半导体结构采用如上任意一项制备方法制备而成，半导体结构包括：
衬底，衬底包括有源区和隔离区，衬底上具有多个凸起部，相邻凸起部之间具有第一凹槽；
第一介质层，第一介质层形成在凸起部上；
导电层，导电层形成在第一介质层上，相邻导电层之间具有第二凹槽；
第三介质层，第三介质层覆盖在导电层上，相邻导电层之间具有第三凹槽，第一凹槽通过第二凹槽与第三凹槽连通形成第三沟槽，第三沟槽内用于形成位线接触结构。
本发明提供的半导体结构，由于采用如上的制备方法制备而成，可以在半导体结构上形成用于形成位线接触结构的第三沟槽，这样不仅能够减少BLC刻蚀工艺中干法刻蚀的次数，优化BLC刻蚀工艺，而且具有较高的刻蚀选择比，能够有效避免现有技术中存储器在BLC刻蚀工艺中阻挡层的沟槽的侧壁损伤，减少BLC刻蚀工艺中产生的缺陷，提高了位线结构的稳定性和信号传输性能，进而优化了该半导体结构的存储性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是为相关技术中半导体结构的结构示意图；
图2是本发明实施例提供的半导体结构的制备方法的流程示意图；
图3是本发明实施例提供的半导体结构的制备方法中形成第二沟槽的流程示意图；
图4是本发明实施例提供的半导体结构的制备方法中形成第一沟槽的流程示意图；
图5是本发明实施例提供的半导体结构的制备方法中形成第三介质层的流程示意图；
图6是本发明实施例提供的半导体结构的形成第二掩膜层的结构示意图；
图7是本发明实施例提供的半导体结构的形成第一沟槽的结构示意图；
图8是本发明实施例提供的半导体结构的形成第一沟槽的俯视图；
图9是本发明实施例提供的半导体结构的形成第一阻挡材料层的结构示意图；
图10是本发明实施例提供的半导体结构的形成第二阻挡材料层的结构示意图；
图11是本发明实施例提供的半导体结构的形成第二沟槽的俯视图；
图12是本发明实施例提供的半导体结构的形成第三介质层的结构示意图；
图13是本发明实施例提供的半导体结构的形成去除第三介质层的结构示意图；
图14是本发明实施例提供的半导体结构的去除部分第二介质层的结构示意图；
图15是本发明实施例提供的半导体结构的形成第三沟槽的结构示意图。
附图标记说明：
100-半导体结构；10-衬底；11-有源区；12-隔离区；13-凸起部；14-第一凹槽；20-第一介质层；30-导电层；31-第二凹槽；40-第二介质层；41-第一沟槽；411-第一开孔；42-第二沟槽；421-第二开孔；
50-第一阻挡层；51-第一阻挡材料层；52-第二阻挡材料层；60-第一掩膜层；61-刻蚀窗口；70-第二阻挡层；80-第二掩膜层；90-第三介质层；91-第三凹槽；92-第三沟槽；
200-存储器；210-基底；220-阻挡层；230-沟槽。
具体实施方式
目前存储器的BLC通常采用刻蚀的方式进行制备。本申请的发明人在实际研究过程中发现，存储器比如DRAM在BLC刻蚀工艺中需要进行多次干法刻蚀进行图案转移，容易造成阻挡层的沟槽侧壁损伤。图1为相关技术中DRAM的结构示意图。存储器200在BLC刻蚀工艺中由于需要进行多次干法刻蚀(干法刻蚀次数大于3)进行图案转移，然而在刻蚀过程中，由于刻蚀工艺的限制，刻蚀深度无法精确控制，容易造成如图1中所示基底210上的阻挡层220在刻蚀的过程中形成的沟槽230侧壁损伤(比如如图1中的缺陷区域A发生凹陷或者偏移等)，容易影响后续BLC刻蚀工艺中图案的正常转移，不仅使得BLC内形成的位线结构的稳定性和信号传输性能有所降低，而且会影响半导体存储器200的存储性能。
有鉴于此，本发明实施例提供的半导体结构的制备方法及半导体结构，首先通过在导电层上形成第二介质层，然后在第二介质层上可以通过两次刻蚀分别形成第一沟槽和第二沟槽，并使导电层暴露在第一沟槽和第二沟槽内，接着通过在第一沟槽和第二沟槽内填充第三介质层，并采用湿法刻蚀的方法去除第二介质层，最后去除部分导电层、部分第一介质层以及部分衬底，以形成多个用于形成位线接触结构的第三沟槽，这样不仅能够减少现有存储器在BLC刻蚀工艺中干法刻蚀的次数，优化BLC刻蚀工艺，而且具有较高的刻蚀选择比，能够有效避免BLC刻蚀工艺中阻挡层的沟槽的侧壁损伤，减少BLC刻蚀工艺中产生的缺陷，提高了位线结构的稳定性和信号传输性能，进而优化了该半导体结构的存储性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图2至图5为本发明实施例提供的半导体结构的制备方法的流程示意图，图6至图15位本发明实施例提供的半导体结构制备过程中不同的结构示意图。
参照图2至图5所示，同时参照图6至图15所示，本发明实施例提供了一种半导体结构100的制备方法，包括：
步骤S10：提供衬底10，衬底10包括有源区11和隔离区12。
需要说明的是，衬底10的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或者本领域技术人员已知的其他材料。衬底10可以为衬底10上的层状结构比如叠层结构提供支撑基础。在本实施例中，衬底10为Si衬底10。衬底10中可以具有半导体层，该半导体层形成衬底10的有源区11。有源区11可以包括源极区和漏极区，衬底10上的隔离区12形成在源极区和漏极区之间。衬底10上的隔离区12内可以设置浅沟道隔离结构(Shallow TrenchIsolation，简称为STI)。
步骤S20：在衬底10上依次形成第一介质层20、导电层30和第二介质层40。
需要说明的是，导电层30可以为单晶硅、多晶硅、无定型硅、硅锗化合物或者本领域技术人员已知的其他材料。在本实施例中，导电层30为多晶硅。第一介质层20、导电层30和第二介质层40可以形成衬底10上的叠层结构，衬底10可以为该叠层结构提供支撑。其中，第一介质层20、导电层30和第二介质层40可以通过化学沉积的方式制备。
其中，第一介质层20和第二介质层40的构成材料相同。也就是说，第一介质层20和第二介质层40可以采用相同的材料构成。这样可以减小半导体结构100的制备难度，即在制备过程中，可以使用同一材料，同一制备工艺形成该第一介质层20和第二介质层40，以减少半导体结构100制备工艺的复杂度，进而降低半导体结构100的制备难度。
示例性的，第一介质层20和第二介质层40可以采用氮化硅、氮氧化硅、氮碳化硅或者其他本领域技术人员已知的其他可以作为介质层的绝缘材料。本实施例中，第一介质层20和第二介质层40均采用氮化硅。
或者，本实施例中，第一介质层20和第二介质层40也可以采用不同的构成材料。在本实施例中，对于第一介质层20和第二介质层40的构成材料并不做进一步限定。
下面以第一介质层20和第二介质层40的构成材料相同为例，对本实施例中半导体结构100的制备方法作进一步阐述。
步骤S30：去除部分第二介质层40，以形成多组第一沟槽41，导电层30暴露于第一沟槽41内。其中，第一沟槽41的结构如图7和图8中所示。
需要说明的是，参考图2和图4，并结合图6至图8中所示，在该步骤S30中可以具体包括：
步骤S31：在第二介质层40上形成第二阻挡层70。其中，第二阻挡层70的材料如图6中所示。这样在通过刻蚀方法形成第一沟槽41时，可以通过第二阻挡层70进行阻挡的同时，能够提高第一沟槽41的刻蚀精度。
需要说明的是，第二阻挡层70可以通过旋涂或者化学沉积的方式形成在第二介质层40上。
参考图6所示，步骤S32：在第二阻挡层70上形成第二掩膜层80，第二掩膜层80上具有第二掩膜图形。这样可以通过第二掩膜图形转移到第二阻挡层70上，以便可以根据第二掩膜图形进行后续的刻蚀。
需要说明的是，第二掩膜层80可以为具有第二掩膜图形的光刻胶层。第二掩膜图形可以理解为如图6中所示的光刻胶层上具有刻蚀窗口61的图形。第二掩膜图形可以通过图形化处理技术形成。示例性的，在第二掩膜层80上设置具有第二掩膜图形的掩膜版，然后对第二掩膜层80进行曝光显影等工艺在第二掩膜层80上形成如图6中所示的第二掩膜图形，再以第二掩膜层80为掩膜，进行后续的刻蚀。
步骤S33：根据第二掩膜图形对第二阻挡层70和部分第二介质层40进行刻蚀，以形成第一沟槽41。
需要说明的是，由于光刻胶层的材质较软，本实施例中通过第二阻挡层70的设置，可以将光刻胶层上的第二掩膜图形比如刻蚀窗口61转移至第二阻挡层70上，以便可以根据第二阻挡层70上的第二掩膜图形对第二阻挡层70和部分第二介质层40进行刻蚀，有助于提高第一沟槽41的刻蚀精度。
步骤S34：去除第二掩膜层80和第二阻挡层70。
这样可以通过第二掩膜图形对第二阻挡层70和部分第二介质层40进行刻蚀，在第二介质层40上形成如图7和图8中所示的第一沟槽41，以便后续第二沟槽42和第三沟槽92的形成，减少现有存储器在BLC刻蚀工艺中干法刻蚀的次数，有效避免BLC刻蚀工艺中阻挡层220的沟槽230的侧壁损伤的同时，能够增大相邻第一沟槽41之间的间距，有助于提高刻蚀精度。
具体的，在第二介质层40上形成第一沟槽41后，参考图2和图3，并结合图9至图11，本发明实施例中半导体结构100的制备方法中具体还可以包括：
步骤S40：在第二介质层40上形成第一掩膜图形，并根据第一掩膜图形去除部分第二介质层40，以在相邻第一沟槽41之间的间隙中形成第二沟槽42，导电层30暴露于第二沟槽42内。其中，第二沟槽42和第一沟槽41之间的位置关系可以参考图11中所示。
需要说明的是，在该步骤S40中可以具体包括：
步骤S41：在第二介质层40上形成第一阻挡层50，第一阻挡层50覆盖在第二介质层40上并填充在第一沟槽41内。其中，第一阻挡层50的结构可以如图9和图10中所示。
具体的，参考图10所示，第一阻挡层50可以包括第一阻挡材料层51和覆盖在第一阻挡材料层51上的第二阻挡材料层52，第一阻挡材料层51和第二阻挡材料层52具有不同的阻挡材料。这样通过第一阻挡材料层51和第二阻挡材料层52的相互配合，可以使得第一阻挡层50有足够的硬度，能够确保可以根据第一掩膜图形对第一阻挡层50进行刻蚀时，有助于进一步提高刻蚀精度，取得较好的刻蚀效果。
示例性的，第一阻挡材料层51可以为旋涂硬掩模材料层比如SOH层，第二阻挡材料层52可以为氮氧化硅层。SOH层可以通过旋涂或者化学沉积的方式形成在第二介质层40上，氮氧化硅层也可以旋涂或者化学沉积的方式形成在SOH层上。
需要说明的是，第二阻挡层70可以与第一阻挡层50具有相同的层叠结构。也就是说，第一阻挡层50也可以包括第一阻挡材料层51和覆盖在第一阻挡材料层51上的第二阻挡材料层52。这样能够减小半导体结构100的制备工艺的复杂度，有助于降低半导体结构100的制备难度。在第二介质层40上形成第一阻挡层50的方法可以参考第二阻挡层70的形成方法，在本实施例中，不再加以赘述。
步骤S42：在第一阻挡层50上形成第一掩膜层60，第一掩膜层60上具有第一掩膜图形。第一掩膜图形的结构可以参考图10中所示。与第二掩膜层80相似，第一掩膜层60也可以为具有第一掩膜图形的光刻胶层。第一掩膜图形可以理解为如图6中所示的光刻胶层上具有刻蚀窗口61的图形。第一掩膜图形的形成方法可以参考第二掩膜图形的形成方法，在本实施例中，不再加以赘述。
参考图10所示，步骤S43：根据第一掩膜图形对第一阻挡层50和部分第二介质层40进行刻蚀，以使导电层30暴露于第一沟槽41内，并在相邻第一沟槽41之间的间隙中形成第二沟槽42。具体第二沟槽42和第一沟槽41的结构可以参考图11中所示。
需要说明的是，第二掩膜图形与部分第一掩膜图形相重叠。这样可以根据第一掩膜图形对填充第一阻挡层50后的第一沟槽41再次进行刻蚀，以便在根据第一掩膜图形对第一阻挡层50和部分第二介质层40进行刻蚀形成第二沟槽42的同时，可以对填充在第一沟槽41内的第一阻挡层50进行刻蚀，以使导电层30暴露于第一沟槽41内。
如图11中所示，第一沟槽41可以包括多个沿预设形状排列的第一开孔411，第二沟槽42包括多个沿预设形状排列的第二开孔421，第一开孔411和第二开孔421可以具有相同的排列形状，且与刻蚀窗口61的图形相同。其中，第一开孔411和第二开孔421可以采用圆形、方形或者其他的本领域人员已知的其他形状。本实施例中，第一开孔411和第二开孔421均采用圆形。其中，第一沟槽41和第二沟槽42均为多个，多个第一开孔411和多个第二开孔421可以均按照直线排列。
步骤S44：去除第一掩膜层60和第一阻挡层50。这样第一掩膜图形可以转移至第一阻挡层50上，在第一沟槽41的基础上可以在第二介质层40上形成第二沟槽42，以便后续第三沟槽92的形成，减少现有存储器在BLC刻蚀工艺中干法刻蚀的次数，有效避免BLC刻蚀工艺中阻挡层220的沟槽230的侧壁损伤的同时，能够增大相邻第一沟槽41或者第二沟槽42之间的间距，有助于提高刻蚀精度。
需要说明的是，第一掩膜层60和第一阻挡层50可以从半导体结构100的侧面采用垂直刻蚀的方法去除。
具体的，在第二介质层40上形成第一沟槽41和第二沟槽42后，参考图2，并结合图12至图14，本发明实施例中半导体结构100的制备方法中具体还可以包括：
步骤S50：在第一沟槽41和第二沟槽42内填充第三介质层90。这样可以便于后续采用湿法刻蚀的方向形成第三沟槽92。
需要说明的是，参考图5并结合图12和图13所示，在该步骤S50中可以具体包括：
步骤S51：在第二介质层40上形成第三介质层90，第三介质层90覆盖在第二介质层40上并填充在第一沟槽41和第二沟槽42内。第三介质层90的结构可以参考图12所示。
需要说明的是，本实施例中可以通过旋涂法或者化学沉积的方法在第二介质层40上形成第三介质层90。本实施例中，第三介质层90可以采用旋涂法形成在第二介质层40上。这样可以使得第二介质层40上的第三介质层90更加均匀。示例性的，第三介质层90可以为绝缘介质层，比如氧化硅层。
参考图13所示，步骤S52：去除覆盖在第二介质层40上的第三介质层90，以显露第二介质层40。这样可以便于后续通过湿法刻蚀第二介质层40，以形成相互独立的第三介质层90，有助于第三沟槽92的形成。
需要说明的是，本实施例中，可以通过回刻工艺法去除覆盖在第二介质层40上的第三介质层90。本发明实施例中半导体结构100的制备方法中具体还可以包括：
步骤S60：采用湿法刻蚀去除第二介质层40。去除第二介质层40后的半导体结构100可以如图14中所示。
需要说明的是，采用湿法刻蚀去除第二介质层40，具体可以包括：采用磷酸湿法刻蚀第二介质层40，以去除第二介质层40，其中第二介质层40可以为氮化硅层。这样通过湿法刻蚀氮化硅，相较于现有存储器中采用的干法刻蚀具有较高的刻蚀选择比，以减少现有存储器在BLC刻蚀工艺中产生的缺陷，有助于提高位线结构的稳定性和信号传输性能，进而优化了该半导体结构100的存储性能。
步骤S70：去除部分导电层30、部分第一介质层20以及部分衬底10，以形成多个第三沟槽92，第三沟槽92内用于形成位线接触结构。这样可以在第三沟槽92内形成位线接触结构BLC和位线结构，以便位线结构可以通过BLC与衬底10上的有源区11电连接。
需要说明的是，可以沿着第三介质层90上的开口通过干法刻蚀导电层30、第一介质层20以及衬底10，以去除部分导电层30、部分第一介质层20以及部分衬底10，以形成如图15中所示的多个相互独立的第三沟槽92。
在上述的基础上，本发明实施例还提供了一种半导体结构100，半导体结构100采用如上任意一项制备方法制备而成，半导体结构100包括：
衬底10，衬底10包括有源区11和隔离区12，衬底10上具有多个凸起部13，相邻凸起部13之间具有第一凹槽14；凸起部13可以理解为如图15中经上述制备方法在衬底10上形成的凸起结构。
第一介质层20，第一介质层20形成在凸起部13上。
导电层30，导电层30形成在第一介质层20上，相邻导电层30之间具有第二凹槽31。
第三介质层90，第三介质层90覆盖在导电层30上，相邻导电层30之间具有第三凹槽91，第一凹槽14通过第二凹槽31与第三凹槽91连通形成第三沟槽92，第三沟槽92内用于形成位线接触结构。
需要说明的是，该半导体结构100可以为DRAM器件，上述衬底10、第一介质层20、导电层30以及第三介质层90是DRAM器件中的部分层结构。这些层结构以及其技术效果已在上述陈述，此处不再一一赘述。
除上述的层结构之外，该DRAM器件中的还可以包括晶体管结构、电容结构以及字线。DRAM器件还可以包括形成在衬底10上的多个存储单元的阵列，每个存储单元均包括电容结构和晶体管结构。其中，电容结构用于存储数据，而晶体管结构可以控制电容结构对数据的存取，晶体管结构的栅极与字线相连。衬底10中的漏极区与位线结构相连，源极区与电容结构相连。字线上的电压信号能够控制晶体管结构的打开或关闭，进而通过位线结构读取存储在电容器结构中的数据信息，或者通过位线结构将数据信息写入到电容器结构中进行存储，实现该DRAM器件的数据存取。
因此，当本实施例的上述半导体结构应用在该DRAM器件中，可以减少BLC刻蚀工艺中产生的缺陷，提高了位线结构的稳定性和信号传输性能，进而优化了该半导体结构的存储性能。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，本文中使用的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成为一体；可以是直接相连，也可以通过中间媒介间接相连，可以使两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (16)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括有源区和隔离区；
在所述衬底上依次形成第一介质层、导电层和第二介质层；
去除部分所述第二介质层，以形成多组第一沟槽，所述导电层暴露于所述第一沟槽内；
在所述第二介质层上形成第一掩膜图形，并根据所述第一掩膜图形去除部分所述第二介质层，以在相邻所述第一沟槽之间的间隙中形成第二沟槽，所述导电层暴露于所述第二沟槽内；
在所述第一沟槽和所述第二沟槽内填充第三介质层；
采用湿法刻蚀去除所述第二介质层；
去除部分所述导电层、部分所述第一介质层以及部分所述衬底，以形成多个第三沟槽，所述第三沟槽内用于形成位线接触结构。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述第二介质层上形成第一掩膜图形，并根据所述第一掩膜图形去除部分所述第二介质层，以在相邻所述第一沟槽之间的间隙中形成第二沟槽，所述导电层暴露于所述第二沟槽内，具体包括：
在所述第二介质层上形成第一阻挡层，所述第一阻挡层覆盖在所述第二介质层上并填充在所述第一沟槽内；
在所述第一阻挡层上形成第一掩膜层，所述第一掩膜层上具有所述第一掩膜图形；
根据所述第一掩膜图形对所述第一阻挡层和部分所述第二介质层进行刻蚀，以使所述导电层暴露于所述第一沟槽内，并在相邻所述第一沟槽之间的间隙中形成所述第二沟槽；
去除所述第一掩膜层和所述第一阻挡层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一阻挡层包括第一阻挡材料层和覆盖在所述第一阻挡材料层上的第二阻挡材料层，所述第一阻挡材料层和所述第二阻挡材料层具有不同的阻挡材料。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一阻挡材料层为旋涂硬掩模材料层，所述第二阻挡材料层为氮氧化硅层。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述去除部分所述第二介质层，以形成多组第一沟槽，所述导电层暴露于所述第一沟槽内，具体包括：
在所述第二介质层上形成第二阻挡层；
在所述第二阻挡层上形成第二掩膜层，所述第二掩膜层上具有第二掩膜图形；
根据所述第二掩膜图形对所述第二阻挡层和部分所述第二介质层进行刻蚀，以形成所述第一沟槽；
去除所述第二掩膜层和所述第二阻挡层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第二掩膜图形与部分所述第一掩膜图形相重叠。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第二阻挡层与所述第一阻挡层具有相同的层叠结构。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述采用湿法刻蚀去除所述第二介质层，具体包括：
采用磷酸湿法刻蚀所述第二介质层，以去除所述第二介质层，所述第二介质层为氮化硅层。
9.根据权利要求1-8中任意一项所述的半导体结构的制备方法，其特征在于，所述第一沟槽包括多个沿预设形状排列的第一开孔，所述第二沟槽包括多个沿预设形状排列的第二开孔，所述第一开孔和所述第二开孔具有相同的排列形状。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一沟槽和所述第二沟槽均为多个，多个所述第一开孔和多个所述第二开孔均按照直线排列。
11.根据权利要求1-8中任意一项所述的半导体结构的制备方法，其特征在于，所述在所述第一沟槽和所述第二沟槽内填充所述第三介质层，具体包括：
在所述第二介质层上形成所述第三介质层，所述第三介质层覆盖在所述第二介质层上并填充在所述第一沟槽和所述第二沟槽内；
去除覆盖在所述第二介质层上的所述第三介质层，以显露所述第二介质层。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在所述第二介质层上形成所述第三介质层，具体包括：
通过旋涂法在所述第二介质层上形成所述第三介质层。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第三介质层为绝缘介质层。
14.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述去除覆盖在所述第二介质层上的所述第三介质层，具体包括：
通过回刻工艺法去除所述第三介质层。
15.根据权利要求1-8中任意一项所述的半导体结构的制备方法，其特征在于，所述第一介质层和所述第二介质层的构成材料相同。
16.一种半导体结构，其特征在于，所述半导体结构采用如权利要1-15中任意一项制备方法制备而成，所述半导体结构包括：
衬底，所述衬底包括有源区和隔离区，所述衬底上具有多个凸起部，相邻凸起部之间具有第一凹槽；
第一介质层，所述第一介质层形成在所述凸起部上；
导电层，所述导电层形成在所述第一介质层上，相邻所述导电层之间具有第二凹槽；
第三介质层，所述第三介质层覆盖在所述导电层上，相邻所述导电层之间具有第三凹槽，所述第一凹槽通过所述第二凹槽与所述第三凹槽连通形成第三沟槽，所述第三沟槽内用于形成位线接触结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115249658A true CN115249658A (zh) | 2022-10-28 |
| CN115249658B CN115249658B (zh) | 2024-06-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115249658B (zh) |
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