CN114203637A - 半导体结构的制作方法及半导体结构 - Google Patents

Abstract

本发明实施例属于存储设备制作技术领域，涉及一种半导体结构的制作方法及半导体结构，用于解决相关技术中半导体结构的电容孔深度不均匀的问题。该半导体结构的制作方法包括：在介质层上形成第一掩膜层，第一掩膜层内具有沿平行于介质层的第一方向延伸的第一蚀刻孔；对第一掩膜层背离介质层的一侧进行平坦化处理；在第一掩膜层上形成第二掩膜层，第二掩膜层中具有沿平行于介质层的第二方向延伸的第二蚀刻孔；第一蚀刻孔和第二蚀刻孔构成蚀刻孔；沿蚀刻孔对介质层进行蚀刻，以形成电容孔；通过对第一掩膜层背离介质层的一侧平坦化处理，避免第一掩膜层上残留杂质，从而使第二刻蚀孔的孔底相对平坦，在形成电容孔时，电容孔的深度均匀。

Description

半导体结构的制作方法及半导体结构

技术领域

本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。

背景技术

随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random AccessMemory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着制程工艺持续演进，DRAM集成度不断提高，元件横向尺寸不断地微缩，使得电容器具有较高的纵横比，制作工艺愈加困难，容易在电容管刻蚀中出现电容管互联、刻蚀不足、电容管大小不一、电容孔深度不均匀的现象。

发明内容

有鉴于此，本发明实施例提供一种半导体结构的制作方法及半导体结构，以解决半导体结构的电容孔深度不均匀的技术问题。

本发明实施例提供了一种半导体结构的制作方法，包括：提供基底层，在所述基底层上形成叠层；所述叠层包括交叠设置的牺牲层和支撑层；在所述叠层上形成第一掩膜层，所述第一掩膜层内具有第一蚀刻图案；对所述第一掩膜层背离所述叠层的一侧进行平坦化处理；形成第二掩膜层，所述第二掩膜层内具有第二蚀刻图案；所述第一蚀刻图案和所述第二蚀刻图案构成蚀刻孔；沿所述蚀刻孔对所述叠层进行蚀刻，以形成电容孔。

如上所述的半导体结构的制作方法中，形成所述第一掩膜层的步骤包括：在所述叠层上依次形成第一基础层和第一填充层，去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔；在所述第一中间孔的侧壁和孔底、以及第一填充层背离所述第一基础层的表面形成第一分隔层；在所述第一分隔层上形成第一填充材料；位于所述第一中间孔内的所述第一分隔层围设成第一蚀刻图案。

如上所述的半导体结构的制作方法中，所述对所述第一掩膜层背离叠层的一侧进行平坦化处理包括：去除所述第一填充层的第一表层以及位于所述第一表层以外的所述第一分隔层和所述第一填充材料。

如上所述的半导体结构的制作方法中，所述去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔包括：去除部分所述第一填充层以及部分所述第一基础层，以使所述第一中间孔的孔底位于所述第一基础层内；所述第一分隔层的厚度与所述第一基础层中的所述第一中间孔的深度相等。

如上所述的半导体结构的制作方法中，形成所述第二掩膜层的步骤包括：在所述第一掩膜层上依次形成第二基础层和第二填充层；去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔；在所述第二中间孔的孔壁和孔底、以及第二填充层背离所述第二基础层的表面上形成第二分隔层；位于所述第二中间孔内的所述第二分隔层围设成第二蚀刻图案。

如上所述的半导体结构的制作方法中，形成所述第二分隔层之后还包括：在所述第二掩膜层上形成预设掩膜板；所述第二掩膜层包括具有第二蚀刻图案的阵列区和未设置所述第二蚀刻图案的外围区、以及位于阵列区和外围区之间的交界区，所述预设掩膜板覆盖所述外围区以及交界区。

如上所述的半导体结构的制作方法中，在形成所述预设掩膜板之前还包括：在所述第二分隔层上形成第二填充材料；去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料。

如上所述的半导体结构的制作方法中，所述去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料之后还包括：去除所述第二填充层以及剩余的所述第二填充材料。

如上所述的半导体结构的制作方法中，所述去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔包括：去除部分所述第二填充层以及部分所述第二基础层，以使所述第二中间孔的孔底位于所述第二基础层内；所述第二分隔层的厚度与所述第二基础层中的所述第二中间孔的深度相等。

如上所述的半导体结构的制作方法中，在形成所述第一掩膜层之前包括：在所述叠层上依次形成第一多晶硅层、氧化硅层以及第二多晶硅层。

如上所述的半导体结构的制作方法中，所述氧化硅层为磷硼掺杂氧化硅层，所述磷硼掺杂氧化硅层中，沿着远离所述第一多晶硅层的方向，所述磷硼掺杂氧化硅层中的硼和磷的掺杂浓度逐渐递变。

本发明实施例还提供一种半导体结构，通过上述的半导体结构的制作方法形成。

本发明实施例提供的半导体结构的制作方法及半导体结构，在叠层上形成具有第一刻蚀孔的第一掩膜层，通过对第一掩膜层背离叠层的一侧进行平坦化处理，即对用于设置具有第二刻蚀孔的第二掩膜层的一侧进行平坦化处理，避免第一掩膜层上残留杂质，从而避免形成第二掩膜层时材料在残留的杂质上聚积，进而可以避免第二刻蚀孔的孔底形成凸起。与相关技术相比，本发明实施例中的半导体结构制造方法形成的第二刻蚀孔的孔底相对平坦，在沿第一刻蚀孔和第二刻蚀孔对叠层刻蚀形成电容孔时，电容孔的深度均匀。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中的半导体结构的制作方法的流程图；

图2为本发明实施例中形成第一光刻胶层的图案后的结构剖视图；

图3为图2的俯视图；

图4为本发明实施例中形成第一中间孔后的结构剖视图；

图5为图4的俯视图；

图6为本发明实施例中形成第一填充材料后的结构剖视图；

图7为图6的俯视图；

图8为本发明实施例中的第一掩膜层平坦化处理后的结构剖视图；

图9为图8的俯视图；

图10为本发明实施例中形成第二光刻胶层的图案后的结构剖视图；

图11为图10的俯视图；

图12为本发明实施例中形成第二中间孔后的结构剖视图；

图13为图12的俯视图；

图14为本发明实施例中形成第二分隔层后的结构剖视图；

图15为图14的俯视图；

图16为本发明实施例中形成第二填充材料后的结构剖视图；

图17为图16的俯视图；

图18为本发明实施例中去除第二填充层后的结构剖视图；

图19为图18的俯视图；

图20为本发明实施例中形成预设掩膜板后的结构剖视图；

图21为图20的俯视图；

图22为本发明实施例中形成预设掩膜板的图案后的结构剖视图；

图23为图22的俯视图；

图24为本发明实施例中刻蚀掉部分第一基础层后的结构剖视图；

图25为本发明实施例中刻蚀掉部分第二多晶硅层后的结构剖视图；

图26为图25的俯视图；

图27为本发明实施例中刻蚀掉部分氧化硅层后的结构剖视图；

图28为本发明实施例中刻蚀掉部分氧化硅层后的结构剖视图；

图29为本发明实施例中完全刻蚀掉氧化硅层后的结构剖视图；

图30为图29的俯视图；

图31为本发明实施例中形成电容孔后的结构剖视图；

图32为图31的俯视图。

附图标记说明：

10-叠层；11-基底层；12-第一垫层；13-第二垫层；14-第三垫层；15-第四垫层；16-第五垫层；21-第一多晶硅层；22-氧化硅层；23-第二多晶硅层；30-第一掩膜层；31-第一基础层；32-第一填充层；33-第一刻蚀缓冲层；34-第一中间孔；35-第一刻蚀孔；41-第一分隔层；42-第一填充材料；50-第二掩膜层；51-第二基础层；52-第二填充层；53-第二蚀刻缓冲层；54-第二中间孔；55-第二刻蚀孔；61-第二分隔层；62-第二填充材料；71-第一光刻胶层；72、第二光刻胶层；80-预设掩膜板；90-电容孔，91-刻蚀孔。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

存储器可以临时或者永久地存储数据组，其中，动态随机存储器(DRAM)通常包括多个电容管，通过电容管存储电荷来寄存信息，是一种临时性数据存储介质，可用作内存。

相关技术中，动态随机存储器由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着制程工艺持续演进，DRAM集成度不断提高，元件横向尺寸不断地微缩，使得电容器具有较高的纵横比，制作工艺愈加困难，容易在电容管刻蚀中出现电容管互联、刻蚀不足、电容管大小不一、电容孔深度不均匀的现象。

本发明实施例提供一种半导体结构的制作方法，在叠层上形成具有第一刻蚀图形的第一掩膜层，通过对第一掩膜层背离叠层的一侧进行平坦化处理，避免第一掩膜层上残留杂质，第二掩膜层上的第二刻蚀图形底部较为平坦，使得通过第一掩膜层和第二掩膜层制作的电容孔深度均匀。

参照图1，图1为本发明实施例中的半导体结构的制作方法的流程图；图2至图32为半导体结构的各阶段的结构示意图，下面结合图1至图32对半导体结构的制作方法进行介绍。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

整个半导体结构包括阵列区a、交界区b及外围区c，外围区c围绕阵列区a，二者之间通过交界区b过渡。

S101、在基底层上形成叠层。

基底层11上的叠层10包括交替层叠设置的牺牲层和支撑层，叠层10最终用于形成设置电容孔90，电容孔90的数量可以有多个。多个电容孔90可以在叠层10中间隔排布，多个电容孔90可以通过构图工艺同时成型，以简化电容孔90的制作步骤。

在基底层11上形成交替层叠的牺牲层和支撑层。示例性地，叠层10包括沿远离基底方向的第一支撑层12、第一牺牲层13、第二支撑层14、第二牺牲层15和第三支撑层16。在其他实施方式中，叠层10还可以包括其他数量的牺牲层和其他数量的支撑层，本发明实施例对此不作限制。其中，基底层11的材质可以包括钨，支撑层的材质可以包括氮化硅(SiN)，牺牲层的材质可以包括氧化硅。第一支撑层12、第一牺牲层13、第二支撑层14、第二牺牲层15和第三支撑层16可以通过化学气相沉积形成，这些堆叠的多个垫层中形成有所需的电容孔90的结构。

在形成叠层10之后，本实施例提供的存储制作方法还包括：

S102、在叠层上形成第一掩膜层，第一掩膜层内具有第一蚀刻图案。

其中，第一蚀刻图案可以为沿平行于叠层10的第一方向延伸的第一蚀刻孔35。第一刻蚀孔35的数量可以有多个。第一蚀刻图案位于阵列区a和部分交界区b中。

第一掩膜层30可以通过沉积工艺形成在叠层10上，例如，通过化学气相沉积工艺或者物理气相沉积工艺。

多个第一刻蚀孔35可以平行间隔排布，例如，多个第一蚀刻孔35等间隔排布。多个第一刻蚀孔35沿平行于叠层10的第一方向延伸，例如，图3所示方位为例，第一方向为相对于水平方向倾斜的方向。

进一步地，形成第一掩膜层30的步骤包括：

在叠层10上依次形成第一基础层31和第一填充层32，去除部分第一填充层32，以形成沿第一方向延伸的第一中间孔34。

其中，第一基础层31的材质可以包括氧化物，例如氧化硅。第一填充层32的材质可以包括旋涂硬掩模SOH，例如旋涂碳硬研磨SOC。在一些实现方式中，第一填充层32上还设置有第一刻蚀缓冲层33，第一刻蚀缓冲层33的材料包括：氧化硅、氮氧化硅、氮化硅。即第一基础层31、第一填充层32以及第一刻蚀缓冲层33由下至上依次形成在叠层10上，形成如图2所示的结构。

第一中间孔34可以通过图形化处理技术形成。示例性的，在第一掩膜层上涂覆第一光刻胶层(Photo Resist，简称PR)71，然后对第一光刻胶层71进行曝光显影等工艺形成如图2和图3所示的图案，再以第一光刻胶层71为掩膜，对第一刻蚀缓冲层33和第一填充层32进行刻蚀，形成第一中间孔34，最后将剩余的第一光刻胶层71去除。

刻蚀可以选用高选择比的干法刻蚀形成贯穿第一刻蚀缓冲33和第一填充层32上的第一中间孔34，使得刻蚀后的第一中间孔34具有较好的精度。

在形成第一中间孔34后，在第一中间孔34的侧壁和孔底、以及第一填充层32背离第一基础层31的表面形成第一分隔层41。在第一填充层32上还设置有第一刻蚀缓冲层33的实现方式中，第一填充层32背离第一基础层31的表面的第一分隔层41覆盖第一蚀刻缓冲层33。

第一分隔层41的材质可以与第一基础层31的材质相同，例如均为氧化硅；当然，第一分隔层41的材质也可以与第一基础层31的材质不同。

在去除部分第一填充层32形成第一中间孔34时，部分第一基础层31也被去除，形成如图4和图5所示的结构，以使第一中间孔34的孔底位于第一基础层31内。相应的，在形成第一分隔层41时，第一分隔层41的厚度与位于第一基础层31内的第一中间孔34的深度相等；如此设置，使得后续形成的多个第一刻蚀孔35的孔底相齐平，即第一刻蚀孔35的孔深一致，另外第一蚀刻孔35的孔底与第一基础层31背离基底层11的表面平齐。

进一步地，在形成第一分隔层41后，在第一分隔层41上形成第一填充材料42，如图6和图7所示；此时，位于第一中间孔34内的第一分隔层41围设成第一蚀刻孔35。

第一填充材料42的材质可以与第一填充层32相同，第一填充材料42可以为流动性和填充性都较好的碳质，例如N-PR、SOH、SOC等。第一填充材料42可以通过原子层沉积(Atomic Layer Deposition，简称ALD)形成，以提高成膜效果。第一填充材料42的高度高于第一分隔层41的高度，使得第一填充材料42包覆于第一分隔层41的外部，用于保护第一分隔层41，以便在后续工艺中能够有效均匀进行平坦化处理。

参照图8和图9，位于第一中间孔34内的第一分隔层41围设成第一蚀刻孔35，第一刻蚀孔35大致为长槽体。

本实施例提供的半导体结构的制作方法，在形成第一掩膜层30后还包括：

S103、对第一掩膜层背离叠层的一侧进行平坦化处理。

示例性的，在形成第一填充材料42后，对第一掩膜层30进行平坦化处理；相应的，去除第一填充层32的第一表层以及位于第一表层以外的第一分隔层41和第一填充材料42。其中，第一表层为第一填充层42远离第一基础层31部分，以图8所示方位为例，第一表层位于第一分隔层41的下方，故而平坦化处理时，位于第一表层内的部分第一分隔层41也被去除，形成图8和图9所示的结构。通过平坦化处理，可以去除位于第一填充材料42的表面上的杂质，进而避免后续工艺中，在杂质处形成材料的聚积。

示例性的，平坦化处理时，可以通过CMP的方式去除第一表层以及位于第一表层以外的第一分隔层41和第一填充材料42。

在对第一掩膜层30背离叠层10的一侧进行平坦化处理后，本实施例提供的制作方法还包括：

S104、形成第二掩膜层，第二掩膜层中具有第二蚀刻图案；第一蚀刻图案和第二蚀刻图案构成蚀刻孔。

示例性的，第二蚀刻图案可以为第二蚀刻孔55，第二蚀刻孔55在第二掩膜层50中沿第二方向延伸，以图11所示方位为例，第二方向可以与水平方向平行。在第一方向相对于水平方向倾斜的实现方式中，第一蚀刻孔35和第二蚀刻孔55在叠层10上的投影交叉的区域呈平行四边形，使得蚀刻孔呈平行四边形。当然，本实施对第一方向和第二方向不作限制，只要使得第一方向和第二方向具有一定的夹角，使得第一蚀刻孔35和第二蚀刻孔55在叠层10上的投影交叉的区域呈平行四边形即可。

其中，第二蚀刻图案位于位于阵列区a和部分交界区b中。

本实施例中，在形成第二掩膜层50之后还包括：

S105、沿蚀刻孔对叠层进行蚀刻，以形成电容孔。

在形成电容孔90之后还包括：

S106、在电容孔内形成电容管。

示例性的可以通过沉积或者电镀等方式在电容孔的孔壁形成导电材料，进而形成电容管。

本实施例提供的半导体结构的制作方法，在叠层10上形成第一掩膜层30，第一掩膜层30上具有沿第一方向延伸的第一蚀刻孔35；在形成第一掩膜层30之后，对第一掩膜层30背离叠层10的一侧进行平坦化处理；之后在第一掩膜层30上形成第二掩膜层50，第二掩膜层50上具有沿第二方向延伸的第二蚀刻孔55，第一蚀刻孔35和第二蚀刻孔55构成蚀刻孔，之后通过蚀刻孔在叠层10上形成电容孔90，并在电容孔90内形成电容管；在形成第二掩膜层50之前对第一掩膜层30进行平坦化处理，可以去除第一掩膜层30表面残留的杂质，进而避免在形成第二掩膜层50时材料在第一掩膜层30和第二掩膜层50的交界位置聚积，进而使得第二掩膜层50上第二蚀刻孔55深度均匀，形成的电容孔90深度均匀。

另外，由于第二蚀刻孔55深度均匀，蚀刻时间容易控制，使得电容孔90的大小一致，形成的电容管大小一致，进而避免电容管互联。

本实施例中，形成第二掩膜层50的步骤包括：

参照图10至图15，在第一掩膜层30上依次形成第二基础层51和第二填充层52。之后，去除部分第二基础层51，以形成沿第二方向延伸的第二中间孔54。在第二中间孔54的孔壁和孔底、以及第二填充层52背离第二基础层51的表面上形成第二分隔层61；位于第二中间孔54内的第二分隔层围设成第二蚀刻孔55。

具体的，第二填充层52上设置有第二刻蚀缓冲层53，第二刻蚀缓冲层53的材料包括：氧化硅、氮氧化硅、氮化硅。第二刻蚀缓冲层53上涂覆第二光刻胶层72，第二光刻胶层72形成图11所示图案，然后以第二光刻胶层72为掩膜板，在第二刻蚀缓冲层53与第二填充层52中刻蚀形成图12所示的第二中间孔54。

进一步地，在去除部分第二填充层52形成第二中间孔54时，还去除部分第二基础层51，形成如图12和图13所示的结构，第二中间孔54的孔底位于第二基础层51内。相应的，在形成第二分隔层61时，使第二分隔层61的厚度与第二基础层51中的第二中间孔54的深度相等，如图14和图15所示。如此设置，以便于后续对第二中间孔54的孔底找平，使得后续形成的多个第二刻蚀孔55的孔底相齐平，即第二刻蚀孔55的孔深一致，另外第二蚀刻孔55的孔底与第二基础层51背离基底层11的表面平齐。

其中，第二基础层51、第二填充层52、第二隔离层61的材质可以分别参考第一基础层31、第一填充层32、第一隔离层41的材质，在此不再赘述。

本实施例中，在形成第二分隔层61之后还包括：

在第二分隔层61上形成第二填充材料62，形成如图16和图17所示的结构。

第二填充材料62可以与第一填充材料42的材质相同，均为硬掩模板。

去除第二填充层52的第二表层以及位于第二表层以外的第二分隔层61和第二填充材料62之后还包括：去除第二填充层52以及剩余的第二填充材料62，如图18和图19所示。如此设置，预设掩膜板80可以直接形成在第二基础层51上，形成如图20和图21所示结构，以进一步降低预设掩膜板80与第二蚀刻孔55背离第二基础层51一端的距离，以进一步避免交界区的预设掩膜板80塌陷。

如图20和21所示，本实施例中，在形成第二分隔层61之后还包括：在第二掩膜层50上形成预设掩膜板80；第二掩膜层50包括具有第二蚀刻孔55的阵列区a和未设置第二蚀刻孔55的外围区c、以及位于阵列区a和外围区c之间的交界区b，交界区b具有数个第二蚀刻孔55(如10个)；预设掩膜板80覆盖外围区c以及交界区b。

如此设置，在通过第一掩膜板30和第二掩膜板50对叠层10进行蚀刻的过程中，在阵列区a对应的叠层10上形成电容孔90，保留外围区c和交界区b对应的叠层10。

进一步地，在形成预设掩膜板80之前还包括：去除第二填充层52的第二表层以及位于第二表层以外的第二分隔层61和第二填充材料62。

其中，第二表层为第二填充层62远离叠层10的部分，在去除第二表层的同时，位于第二表层内的第二分隔层61也被去除，进而使得第二掩膜层50的表面较为平坦。由于第二表层以及位于第二表层以外的第二分隔层61和第二填充材料62被去除，还可以降低形成的预设掩膜板80与第二蚀刻孔55背离第二基础层51一端的距离(也就是说减小了预设掩膜板80的高度)，进而避免交界区b的预设掩膜板80侧滑，避免阵列区a中的第二蚀刻孔55被侧滑的预设掩膜板80堵塞，从而可以避免后续制程中的被堵塞的第二蚀刻孔55对应的膜层难以被蚀刻(not open)、以及发生的塌陷(peeling defect)。另外，还可以使得第二蚀刻孔55的孔壁与位于第二蚀刻孔55外的第二分隔层61表面垂直，以进一步避免交界区b的预设掩膜板80侧滑。

本实施例中，预设掩膜板80的材质可以为光刻胶，通过在第二掩膜层上涂覆光刻胶层后，再对光刻胶层进行曝光显影等形成如图22和图23所示预设掩膜板80。

在上述实现方式中，在形成第一掩膜层30之前包括：在叠层10上依次形成第一多晶硅层21、氧化硅层22以及第二多晶硅层23。

叠层10上依次堆叠设置有第一多晶硅层21、氧化硅层22以及第二多晶硅层23。氧化硅层22内可以掺杂硼和/或磷，例如，氧化硅层22的材质可以为磷掺杂氧化硅(PSG)或者磷硼掺杂氧化硅(BPSG)。本发明实施例中，氧化硅层22的材质为BPSG，且沿远离第一多晶硅层21的方向，BPSG中的硼和磷的掺杂浓度逐渐递变，具体的，沿远离第一多晶硅层21的方向BPSG中的硼和磷的掺杂浓度可以逐渐增加，也可以逐渐减小。

BPSG(Boron Phosphorus Silicon Glass),即BP硅玻璃,在SiO2中掺杂硼磷，降低SiO2回流温度，经过回流(re-flow)后SiO2膜变得更为致密及平坦化，使氧化硅薄膜有更好的阶梯覆盖能力。示例性的，可以采用GRD BPSG(gradual BPSG)掺杂硼磷的氧化硅层22，并且硼磷浓度可以随着氧化硅层22高度线性增加或者线性减小。

示例性的，图22中所示的氧化硅层22中，由上至下硼和磷的掺杂浓度线形增加。即位于氧化硅层22中的上方的部分中硼和磷的浓度高于位于氧化硅层22中的下方的部分，通过控制硼和磷的含量占比来控制刻蚀速率，进而控制刻蚀过程，形成所需要的结构。

第一多晶硅层21和第二多晶硅层23有较好的选择性，可以节省刻蚀材料，提高刻蚀精度。另外，由于多晶硅与氧化物的选择比较大，相较于非晶碳(ACL)更容易刻蚀，采用多晶硅层可以降低掩膜高度。在第一掩膜层30靠近叠层10的一侧设置第二多晶硅层23，可以在后续工艺中直接将第二多晶硅层23去除，无需设置单独的工艺以去除第二多晶硅层23，简化了存储器的制作难度。另外，与采用ACL相比，可有效降低掩膜蚀刻中掩膜版的高度，有效节省了刻蚀材料，并且由于多晶硅层和氧化物高选择比，有效增加了process widow以及under etch提前凸显。

本实施例中，在形成预设掩膜板80之后，沿蚀刻孔91对叠层10进行蚀刻，以形成电容孔90。

具体步骤可以包括：参照图24至图32先依次对叠层10上的第二多晶硅层21、氧化硅层22和第一多晶硅层23进行刻蚀，然后对叠层10进行刻蚀，形成如图32所示的电容孔90。需要说明的是，氧化硅层22进行刻蚀时，可以选用高选择比的湿法刻蚀去除氧化硅层，如图28至图30所示，以便于降低第一多晶硅层21上的负载效应，提高叠层10中关键尺寸一致性(CDU)，进而减小叠层10中的电容孔90的尺寸的差异性。

本实施例还提供一种半导体结构，该半导体结构通过上述任一实施例提供的半导体结构的制作方法制得。制作过程中，在叠层10上形成第一掩膜层30，第一掩膜层30上具有沿第一方向延伸的第一蚀刻孔35；在形成第一掩膜层30之后，对第一掩膜层30背离叠层10的一侧进行平坦化处理；之后在第一掩膜层30上形成第二掩膜层50，第二掩膜层50上具有沿第二方向延伸的第二蚀刻孔55，第一蚀刻孔35和第二蚀刻孔55构成蚀刻孔92，之后通过蚀刻孔92在叠层10上形成电容孔90，并在电容孔90内形成电容管；在形成第二掩膜层30之前对第一掩膜层50进行平坦化处理，可以去除第一掩膜层30表面残留的杂质，进而避免在形成第二掩膜层50时材料在第一掩膜层30和第二掩膜层50的交界位置聚积，进而使得第二掩膜层50上第二蚀刻孔35深度均匀，形成的电容孔92深度均匀。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种半导体结构的制作方法，其特征在于，包括：

提供基底层，在所述基底层上形成叠层；所述叠层包括交叠设置的牺牲层和支撑层；

在所述叠层上形成第一掩膜层，所述第一掩膜层内具有第一蚀刻图案；

对所述第一掩膜层背离所述叠层的一侧进行平坦化处理；

形成第二掩膜层，所述第二掩膜层内具有第二蚀刻图案；所述第一蚀刻图案和所述第二蚀刻图案构成蚀刻孔；

沿所述蚀刻孔对所述叠层进行蚀刻，以形成电容孔。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一掩膜层的步骤包括：

在所述叠层上依次形成第一基础层和第一填充层，去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔；

在所述第一中间孔的侧壁和孔底、以及第一填充层背离所述第一基础层的表面形成第一分隔层；

在所述第一分隔层上形成第一填充材料；位于所述第一中间孔内的所述第一分隔层围设成第一蚀刻图案。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述对所述第一掩膜层背离叠层的一侧进行平坦化处理包括：

去除所述第一填充层的第一表层以及位于所述第一表层以外的所述第一分隔层和所述第一填充材料。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述去除部分所述第一填充层，以形成沿第一方向延伸的第一中间孔包括：

去除部分所述第一填充层以及部分所述第一基础层，以使所述第一中间孔的孔底位于所述第一基础层内；

所述第一分隔层的厚度与所述第一基础层中的所述第一中间孔的深度相等。

5.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第二掩膜层的步骤包括：

在所述第一掩膜层上依次形成第二基础层和第二填充层；

去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔；

在所述第二中间孔的孔壁和孔底、以及第二填充层背离所述第二基础层的表面上形成第二分隔层；位于所述第二中间孔内的所述第二分隔层围设成第二蚀刻图案。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，形成所述第二分隔层之后还包括：

在所述第二掩膜层上形成预设掩膜板；

所述第二掩膜层包括具有第二蚀刻图案的阵列区和未设置所述第二蚀刻图案的外围区、以及位于所述阵列区和所述外围区之间的交界区，所述预设掩膜板覆盖所述外围区以及交界区。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在形成所述预设掩膜板之前还包括：

在所述第二分隔层上形成第二填充材料；

去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述去除所述第二填充层的第二表层以及位于所述第二表层以外的所述第二分隔层和所述第二填充材料之后还包括：

去除所述第二填充层以及剩余的所述第二填充材料。

9.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述去除部分所述第二基础层，以形成沿第二方向延伸的第二中间孔包括：

去除部分所述第二填充层以及部分所述第二基础层，以使所述第二中间孔的孔底位于所述第二基础层内；

所述第二分隔层的厚度与所述第二基础层中的所述第二中间孔的深度相等。

10.根据权利要求1-9任一项所述的半导体结构的制作方法，其特征在于，在形成所述第一掩膜层之前包括：

在所述叠层上依次形成第一多晶硅层、氧化硅层以及第二多晶硅层。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述氧化硅层为磷硼掺杂氧化硅层，所述磷硼掺杂氧化硅层中，沿着远离所述第一多晶硅层的方向，所述磷硼掺杂氧化硅层中的硼和磷的掺杂浓度逐渐递变。

12.一种半导体结构，其特征在于，通过权利要求1-11任一项所述的半导体结构的制作方法形成。

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