KR20040059826A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 실린더 구조 적용시 발생되는 하부전극 사이의 기댐현상을 효과적으로 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.

본 발명은 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 캐패시터 산화막과 질화막을 식각하여 캐패시터용 홀을 형성하는 단계; 상기 홀 및 캐패시터 산화막표면 상에 비정질 상태의 실리콘막으로 실린더 구조의 하부전극을 형성하는 단계; 하부전극을 제 1 온도에서 결정화하는 단계; 하부전극을 분리하는 단계; 및 캐패시터 산화막을 제거하는 단계를 포함하고, 하부전극을 분리하는 단계 전 또는 후에, 제 1 온도보다 낮은 제 2 온도에서 하부전극에 대하여 제 1 PH₃도핑을 실시하고, 캐패시터 산화막을 제거한 후에, 제 2 온도보다 낮은 제 3 온도에서 하부전극에 대하여 제 2 PH₃도핑을 실시하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 하부전극 사이의 기댐(leaning) 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지 (storage node)용 하부전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어지진다. 최근에는 고집적화에 따라 감소하는 셀면적 내에서 셀당 요구되는 약 25fF의 캐패시턴스를 확보하기 위하여, 고유전율의 유전막 개발 및 캐패시터 구조 형성 등의 노력이 이루어지고 있다.

캐패시터 유전막의 경우, 초기 산화막(ε= 3) 및 질화막(ε= 7)에서 최근 256M Bit 이상의 소자에서는 탄탈륨산화막(Ta₂O₅; ε= 20∼25)이 사용되고 있으며, 아울러 알루미늄산화막(Al₂O₃, ε= 9)이나 하프늄산화막(HfO₂, ε= 25)의 적용을 위한 연구가 진행중이다. 캐패시터 구조는 초기 스택(stcak) 구조에서 캐패시터 높이 및 표면적 증대 측면에서 가장 효율적인 콘케이브(concave) 및 실린더(cylinder) 구조로 변경되었으며, 최근 0.15㎛ 이하 기술에서는 실린더 구조가 주로 사용되고 있다.

이러한 실린더 구조를 적용한 종래의 반도체 소자의 캐패시터 제조방법을 도 1a 및 도 1b를 참조하여 설명한다.

도 1a 및 도 1b를 참조하면, 트랜지스터, 비트라인 및 스토리지노드 콘택 등의 소정의 공정이 완료된 반도체 기판(1) 상에 질화막(2) 및 캐패시터 산화막(미도시)을 순차적으로 형성하고, 캐패시터 산화막과 질화막(2)을 기판(1)의 일부, 즉 스토리지 콘택이 노출되도록 식각하여 캐패시터용 홀을 형성한다. 그 다음, 홀 및 캐패시터 산화막 표면 상에 실린더 구조의 하부전극(3)을 형성하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch back) 공정으로 캐패시터 산화막의 표면이 노출되도록 하부전극(3)을 전면식각하여 서로 분리시킨 후, 캐패시터 산화막을 제거하여 하부전극(3)을 드러낸다. 그 후, 도시되지는 않았지만, 유전막 및 상부전극을 형성하여 실린더 구조의 캐패시터를 완성한다.

그러나, 고집적화에 따라 캐패시터용 홀의 어스펙트비(aspect ratio)가 점점 더 커지면서, 예컨대 어스펙트비가 17이 넘게 되면, 하부전극(3) 사이의 공간마진 부족으로 인하여, 캐패시터 산화막의 제거시 하부전극(3)이 인접 하부전극과 접촉하는 이른바 하부전극 기댐(leaning) 현상이 발생하여 소자 패일(fail)을 일으킨다. 즉, 캐패시터 산화막의 제거는, 일반적으로 산화막의 습식식각(wet etching), DI(De-ionized) 워터에 의한 웨이퍼 세정, 및 건조기에 의한 웨이퍼 건조로 이루어진 습식 딥아웃(wet-dip out) 공정으로 수행되는데, DI 워터에 의한 웨이퍼 세정시 하부전극(3) 사이의 공간으로 수분이 스며들어, 도 1a 및 도 1b에 도시된 바와 같이, 하부전극(3) 사이에 수분막(water film; 100)을 형성하게 되고, 웨이퍼 건조 과정에서 수분막에 의한 표면장력(FS)이 발생하고, 이 FS에 의해 하부전극의 기댐현상이 발생하게 되며, 이러한 기댐현상이 다발적으로 발생함에 따라 소자 패일을 일으키게 된다.

한편, 이러한 기댐현상을 방지하기 위해서는 도 1b에 도시된 바와 같이, FS에 저항하는 하부전극의 탄성적 복원력(FE)이나 지지력(FR)을 증가시켜야 하는데, FR 증가를 위해서는 하부전극 두께를 증가시켜야 하기 때문에 캐패시턴스를 감안하면 그 두께가 매우 제한적이어서 그리 유용하지 못하므로, FE 증가를 고려해야 한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실린더 구조 적용시 발생되는 하부전극 사이의 기댐현상을 효과적으로 방지하여 소자의 신뢰성을 향상시킴과 동시에 고집적화에 대응하는 충분한 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적 있다.

도 1a 및 도 1b는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 평면도 및 단면도,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

※도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 11 : 층간절연막

12 : 플러그 13 : 질화막

14 : 캐패시터 산화막 15 : 캐패시터용 홀

16 : 하부전극 17 : 유전막

18 : 상부전극

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 캐패시터 산화막과 질화막을 식각하여 캐패시터용 홀을 형성하는 단계; 상기 홀 및 캐패시터 산화막표면 상에 비정질 상태의 실리콘막으로 실린더 구조의 하부전극을 형성하는 단계; 하부전극을 제 1 온도에서 결정화하는 단계; 하부전극을 분리하는 단계; 및 캐패시터 산화막을 제거하는 단계를 포함하고, 하부전극을 분리하는 단계 전 또는 후에, 제1 온도보다 낮은 제 2 온도에서 하부전극에 대하여 제 1 PH₃도핑을 실시하고, 캐패시터 산화막을 제거한 후에, 제 2 온도보다 낮은 제 3 온도에서 하부전극에 대하여 제 2 PH₃도핑을 실시하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

여기서, 하부전극은 비정질 상태의 도핑된 제 1 실리콘막과 비정질 상태의 도핑되지 않은 제 2 실리콘막을 인-시튜 방식으로 순차적으로 적층하여 형성한다.

또한, 결정화는 800 내지 900℃의 온도에서 N₂분위기로 급속열처리로 수행하는데, 바람직하게 급속열처리는 0.1 내지 1Torr의 압력에서 60 내지 120초 동안 수행한다.

또한, 제 1 PH₃도핑은 700 내지 750℃의 온도에서 반응개스로서 PH₃개스를 사용하여 노열처리로 수행하는데, 바람직하게 1 내지 5Torr의 압력에서 1 내지 2 시간 동안 수행한다.

또한, 제 2 PH₃도핑은 500 내지 600℃의 온도에서 반응개스로서 PH₃개스를 시용하여 노열처리나 급속열처리로 수행하는데, 바람직하게 노열처리는 1 내지 5Torr의 압력에서 1 내지 2시간 동안 수행하고, 급속열처리는 0.5 내지 1Torr의 압력에서 50 내지 200초 동안 수행한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 스토리지노드 콘택을 위한 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 층간절연막(11) 상부에 폴리실리콘막을 증착하고 층간절연막(11)의 표면이 노출되도록 전면식각하여 기판(10)과 콘택하는 플러그(12)를 형성한 후, 기판 전면 상에 질화막(13)과 캐패시터 산화막(14)을 순차적으로 형성한다. 여기서, 질화막(13)은 이후 캐패시터 산화막(14)의 제거시 식각배리어로서 작용한다. 또한, 캐패시터 산화막(14)은 PSG막, USG막 및 TEOS막 중 선택되는 하나의 막으로 형성한다. 그 다음, 플러그(12)가 노출되도록 캐패시터 산화막(14)과 질화막(13)을 식각하여 캐패시터용 홀(15)을 형성한다.

도 2b를 참조하면, 홀(15) 및 캐패시터 산화막(14) 표면 상에 비정질 상태의 실리콘막으로 실린더 구조의 하부전극(16)을 형성한다. 여기서, 하부전극(16)은 비정질 상태의 도핑된 제 1 실리콘막과 비정질 상태의 도핑되지 않은 제 2 실리콘막을 인-시튜(in-situ) 방식으로 순차적으로 적층하여 형성하는데, 바람직하게 제 1 실리콘막은 100 내지 300Å의 두께로 형성하고, 제 2 실리콘막은 100 내지 300Å의 두께로 형성하여, 실리콘막의 총두께가 300 내지 500Å 정도가 되도록 한다. 그 다음, 비교적 고온인 제 1 온도, 바람직하게 800 내지 900℃의 온도에서 N2 분위기로 제 1 열처리를 수행하여 하부전극(16)을 결정화한다. 더욱 바람직하게, 제 1 열처리는 급속열처리(Rapid Thermal Process; RTP)로 0.1 내지 1Torr의 압력에서 60 내지 120초 동안 수행한다.

도 2c를 참조하면, CMP 공정이나 에치백 공정으로 캐패시터 산화막(14)의 표면이 노출되도록 하부전극(16)을 전면식각하여 하부전극(16)을 분리한다. 그 다음, 하부전극(16)에 대하여 제 1 온도보다 낮은 제 2 온도, 바람직하게 700 내지 750℃의 온도에서 제 1 PH₃도핑을 실시한다. 바람직하게, 제 1 PH₃도핑은 반응개스로서 PH₃개스를 사용하여 노(furnace) 열처리로 수행한다. 더욱 바람직하게 노열처리는 1 내지 5Torr의 압력에서 1 내지 2 시간 동안 수행한다.

도 2d를 참조하면, 캐패시터 산화막(14)을 습식 딥아웃 공정으로 제거하여 하부전극(16)을 노출시킨다. 여기서, 습식 딥아웃 공정은 BOE 또는 HF와 같은 습식 케미컬을 이용하여 수행한다. 그 다음, 노출된 하부전극(16)에 대하여 제 2 온도보다 낮은 제 3 온도, 바람직하게 500 내지 600℃의 온도에서 제 2 PH₃도핑을 실시한다. 바람직하게, 제 2 PH₃도핑은 반응개스로서 PH₃개스를 시용하여 노열처리나 RTP로 수행한다. 더욱 바람직하게, 노열처리는 1 내지 5Torr의 압력에서 1 내지 2시간 동안 수행하고, RTP는 0.5 내지 1Torr의 압력에서 50 내지 200초 동안 수행한다.

도 2e를 참조하면, 하부전극(16) 및 질화막(13) 표면 상에 유전막(17)을 형성하고, 유전막(17) 상부에 상부전극(18)을 형성한다. 여기서, 유전막(17)은 실리콘질화막(SiN₄), Ta₂O₅, Al₂O₃, HfO₂중 선택되는 하나의 막으로 형성하고, 상부전극(18)은 유전막(17)이 SiN₄인 경우에는 도핑된 폴리실리콘 박막으로 형성하고, 유전막(17)이 Ta₂O₅, Al₂O₃, 또는 HfO₂인 경우에는 티타늄질화막(TiN)과 도핑된 폴리실리콘막이 순차적으로 적층된 이중박막으로 형성한다.

상기 실시예에 의하면, 열처리 과정을 고온에서 저온으로 온도가 하향하는 방향으로 구성하고 최고온에서의 열처리는 RTP로 수행하고 최저온에서의 열처리는 노열처리로 수행하여 하부전극의 결합력 및 하부전극 사이의 표면장력(FS)에 저항하는 하부전극의 탄성적 복원력(FE; 도 1b 참조)을 증가시킴으로써 캐패시터 산화막 제거시 발생되는 수분막에 의한 하부전극의 기댐현상을 억제할 수 있다. 이에 따라, 실린더 구조 적용이 용이해지므로 고집적화에 대응하는 충분한 캐패시턴스를 확보할 수 있을 뿐만 아니라 소자의 신뢰성을 향상시킬 수 있다. 또한, 상기 열처리 과정에 의해 도핑 프로파일 교란현상을 방지할 수 있을 뿐만 아니라 하부전극 내 P원자의 프로파일을 균일하게 유지할 수 있다. 또한, 캐패시터 산화막의 제거후 하부전극에 대하여 다시 PH₃도핑을 실시하여 유전막과 하부전극 계면의 하부전극 표면 농도를 높임으로써 캐패시터 동작시 발생하는 공핍현상을 최소화할 수 있다.

한편, 상기 실시예에서는 하부전극의 제 1 PH₃도핑을 하부전극의 분리 후에 수행하였지만, 이와 달리 하부전극의 분리 전에 수행하여도 상술한 바와 같은 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 캐패시터 산화막 제거시 하부전극 사이에 발생되는 수분막에 의한 표면장력으로 인하여 야기되는 하부전극 사이의 기댐현상을 효과적으로 방지함으로써 실린더 구조 적용을 용이하게 하여 고집적화에 대응하는 충분한 캐패시턴스를 확보할 수 있을 뿐만 아니라 소자의 신뢰성을 향상시킬 수 있다.

Claims (9)

1. 소정의 공정이 완료된 반도체 기판 상에 질화막과 캐패시터 산화막을 순차적으로 형성하는 단계;

   상기 기판의 일부가 노출되도록 상기 캐패시터 산화막과 질화막을 식각하여 캐패시터용 홀을 형성하는 단계;

   상기 홀 및 캐패시터 산화막 표면 상에 비정질 상태의 실리콘막으로 실린더 구조의 하부전극을 형성하는 단계;

   상기 하부전극을 제 1 온도에서 결정화하는 단계;

   상기 하부전극을 분리하는 단계; 및

   상기 캐패시터 산화막을 제거하는 단계를 포함하고,

   상기 하부전극을 분리하는 단계 전 또는 후에, 상기 제 1 온도보다 낮은 제 2 온도에서 상기 하부전극에 대하여 제 1 PH₃도핑을 실시하고,

   상기 캐패시터 산화막을 제거한 후에, 상기 제 2 온도보다 낮은 제 3 온도에서 상기 하부전극에 대하여 제 2 PH₃도핑을 실시하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 하부전극은 비정질 상태의 도핑된 제 1 실리콘막과 비정질 상태의 도핑되지 않은 제 2 실리콘막을 인-시튜 방식으로 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 결정화는 800 내지 900℃의 온도에서 N2 분위기로 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 급속열처리는 0.1 내지 1Torr의 압력에서 60 내지 120초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 제 1 PH₃도핑은 700 내지 750℃의 온도에서 반응개스로서 PH₃개스를 사용하여 노 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제 5 항에 있어서,

   상기 노열처리는 1 내지 5Torr의 압력에서 1 내지 2 시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 제 1 항 또는 제 2 항에 있어서,

   상기 제 2 PH₃도핑은 500 내지 600℃의 온도에서 반응개스로서 PH₃개스를 시용하여 노열처리나 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 노열처리는 1 내지 5Torr의 압력에서 1 내지 2시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
9. 제 7 항에 있어서,

   상기 급속열처리는 0.5 내지 1Torr의 압력에서 50 내지 200초 동안 수행하는것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.