CN106469783A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制造方法，该存储器装置包括一基板、多个交互叠层的半导体层与氧化层、至少一贯孔以及一电极层。交互叠层的半导体层与氧化层设置于基板上。贯孔穿过交互叠层的半体体层与氧化层。电极层设置于贯孔中。每一半导体层包括一第一区域与一第二区域，第一区域具有一第一导电型，第二区域具有一第二导电型，第二导电型与第一导电型相反。

Description

半导体装置及其制造方法

技术领域

本发明是有关于一种存储器装置及其制造方法，且特别是有关于一种具有PN或PIN二极管的可变电阻式存储器(resistive random-accessmemory，RRAM)装置及其制造方法。

背景技术

存储器装置是使用于许多产品，例如MP3播放器、数字相机、计算机档案等储存元件中。随着存储器制造技术的进步，对于存储器装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储器装置。

作为次世代非易失性存储器(nonvolatile memory)应用的一候选，电阻式随机存取存储器吸引了大量的关注，这是由于其简单的金属-绝缘体-金属(metal-insulator-metal)结构、出色的可扩充性(scalability)、快速的开关速度(switching speed)、低电压操作以及与互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)技术良好的兼容性。

设计者开发一种提高存储器装置密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一比特的成本。然而，多个漏电路径(leakage path)可能存在于三维叠层存储器装置的交叉点(cross-point)阵列中，而漏电路径可能限制存储器装置的阵列尺寸以及增加功率消耗。因此，制造一种可有效降低漏电路径的存储器为一重要的课题。

发明内容

本发明是有关于一种具有PN或PIN二极管的可变电阻式存储器装置及其制造方法。通过嵌入的(inserted)PN或PIN结构，可有效地降低泄漏电流(leakage current)。

根据本发明的一方面，提出一种存储器装置，包括一基板、多个交互叠层的半导体层与氧化层、至少一贯孔以及一电极层。交互叠层的半导体层与氧化层设置于基板上。贯孔穿过交互叠层的半体体层与氧化层。电极层设置于贯孔中。每一半导体层包括一第一区域与一第二区域，第一区域具有一第一导电型，第二区域具有一第二导电型，第二导电型与第一导电型相反。

根据本发明的另一方面，提出一种存储器装置的制造方法，包括以下步骤。提供一基板。交互叠层多个半导体层与氧化层于基板上，半导体层具有一第一导电型。沿着垂直叠层的半导体层与氧化层表面的方向，刻蚀叠层的半导体层与氧化层，以形成至少一贯孔。沿着平行叠层的半导体层与氧化层表面的方向，刻蚀部分半导体层，以形成多个空间。沉积具有第二导电型的半导体材料于空间内，使半导体层被区分为一第一区域与一第二区域。沉积一导电层于贯孔内。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示本发明实施例的存储器装置的俯视图。

图1B为本发明实施例的存储器装置沿着图1A中的A-A’剖面线所绘示的剖面图。

图2A至图5B绘示本发明的半导体装置的一制造实施例。

图6绘示本发明实施例的存储器装置的另一阵列布局的俯视图。

图7绘示本发明实施例的半导体装置的译码示意图。

【符号说明】

100：存储器装置

11：基板

13、130：半导体层

131：第一区域

132：第二区域

15、150：氧化层

17：硬掩模

19：导电插塞

21：隔离层

23：电极层

61：贯孔

62：空间

A-A’、B-B’、C-C’、D-D’、E-E’：剖面线

V：电压

W：空间沿着X方向的宽度

X、Y、Z：坐标轴

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1A绘示本发明实施例的存储器装置100的俯视图。图1B为本发明实施例的存储器装置100沿着图1A中的A-A’剖面线所绘示的剖面图。在本发明实施例中，存储器装置100可包括一基板11、多个交互叠层的半导体层13与氧化层15、至少一贯孔61以及一电极层23。交互叠层的半导体层13与氧化层15设置于基板11上，贯孔穿过交互叠层的半体体层13与氧化层15，电极层23设置于贯孔61中。

如图1B所示，每一半导体层13包括一第一区域131与一第二区域132，第一区域131具有一第一导电型，第二区域132具有一第二导电型，且第二导电型与第一导电型相反。

在本实施例中，存储器装置100也可包括一隔离层21，隔离层21是沿着贯孔61的周围形成。此外，半导体层13的第二区域132相邻于隔离层61，半导体层13的第一区域131相邻于第二区域132。

再者，第二区域132靠近隔离层21的浓度，大于第二区域132远离隔离层21(靠近第一区域131)的浓度。在本实施例中，存储器曾13可作为一PN或PIN二极管。举例来说，第一区域131的第一导电型可为N型，而第二区域132的第二导电型可为P型。

如图1B所示，存储器装置100也可包括一导电插塞19，导电插塞19设置于基板11。在本实施例中，导电插塞19可电性连接电极层23。

图2A至图5B绘示本发明的半导体装置100的一制造实施例。首先，提供一基板11。接着，交互叠层多个半导体层130与氧化层150于基板11上。在本实施例中，半导体层130具有一第一导电型，例如为N型。此外，可形成一硬掩模17于交互叠层的半导体层130与氧化层150上。在一实施例中，硬掩模17可包括氮化硅(silicon nitride，SiN)。

图2A绘示本发明实施例的存储器装置在此阶段的俯视图。图1B为本发明实施例的存储器装置沿着图2A中的B-B’剖面线所绘示的剖面图。如图2B所示，可形成一导电插塞19于基板11。在一实施例中，导电插塞19可包括钨(tungsten，W)，且可连接于一垂直或平面互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)译码器(未绘示)。

图3A绘示本发明实施例的存储器装置在下一阶段的俯视图。图3B为本发明实施例的存储器装置沿着图3A中的C-C’剖面线所绘示的剖面图。如图3A与图3B所示，沿着垂直于半导体层130与氧化层150的表面的方向(Z方向)刻蚀叠层的半导体层130与氧化层150，以形成至少一贯孔61。

此外，可沿着平行叠层的半导体层130与氧化层150的表面的方向(X方向)，刻蚀部分半导体层130，以形成多个空间(space)62。如图3B所示，在刻蚀工艺后，可留下半导体层的第一区域131与氧化层15。

在本实施例中，可执行化学干式刻蚀(chemical dry etching，CDE)以沿着平行叠层的半导体层130与氧化层150的表面的方向(X方向)，刻蚀部分半导体层130。也就是说，可执行等向性刻蚀(isotropic etching)，以沿着X方向形成空间62。

此外，空间62沿着X方向的宽度W可介于20与200nm。

图4A绘示本发明实施例的存储器装置在下一阶段的俯视图。图4B为本发明实施例的存储器装置沿着图4A中的D-D’剖面线所绘示的剖面图。如图4B所示，可沉积具有一第二导电型的存储器材料于空间62中，使半导体层13可区分为第一区域131与第二区域132。

在本实施例中，第二区域132的导电型可为P型。此外，第二区域132的沉积可为选择多晶硅沉积(selective polysilicon deposition)或选择性外延成长(selective epitaxial growth，SEG)硅沉积。再者，半导体层13可作为一PN或PIN二极管。在此，若第一区域131为N型，则第二区域132为P型；若第一区域131为P型，则第二区域132为N型

此外，半导体层13的第二区域132的浓度并非一致的(uniform)。举例来说，可先沉积选择性未掺杂多晶硅(undoped polysilicon)。接着，逐步地沉积选择性P--/P-/P/P+多晶硅。在某些实施例中，可进行一回蚀工艺(etching back process)，以将半导体层13的第二区域132拉回(pull back)至空间62内部，使沉积的半导体材料不会留在氧化层15的表面。

由于空间62沿着X方向的宽度W可介于20与200nm，第二区域132沿着X方向的宽度也可介于20与200nm。

接着，可沿着Z方向刻蚀基板11，以曝露导电插塞19。在此，刻蚀工艺可停止于导电插塞19的表面，或者部分导电插塞19可被刻蚀。本发明并未限定于图4B所绘示的结构。

图5A绘示本发明实施例的存储器装置在下一阶段的俯视图。图5B为本发明实施例的存储器装置沿着图5A中的E-E’剖面线所绘示的剖面图。如第5A与5B图所示，沿着贯孔61的周围形成隔离层21。在此，隔离层21可包括金属氧化物或相变化材料(phase change material，PCM)。

在一实施例中，半导体层13的第二区域132相邻于隔离层21，而半导体层13的第一区域131相邻于第二区域132。也就是说，第二区域132靠近隔离层21的浓度，大于第二区域132远离隔离层21的浓度。

接着，沉积一电极层23于贯孔61中，以形成如第1A与1B图所示的半导体装置100。在此，电极层可填满贯孔61且电性连接于导电插塞19。

在某些实施例中，沉积电极层23后，可执行化学机械平坦化/研磨(Chemical-Mechanical Planarization/Polishing，CMP)工艺，并停止于硬掩模17上。

在上述实施例中，贯孔61为圆形，以形成一栅极环绕(gate-all-around，GAA)结构。栅极环绕结构可为一孔洞型(hole type)阵列布局(1ayout)。然而，本发明并未限定于此。

图6绘示本发明实施例的存储器装置的另一阵列布局的俯视图。如图6所示，存储器装置的阵列布局可为一线型(line type)或叉指形(interdigitaltype)阵列布局。图6所示的结构可据有如图1B所绘示的剖面图。线型阵列布局可为每存储单元两位(2 bits/cell)，且偶数与奇数线段可独立地译码。

图7绘示本发明实施例的半导体装置100的译码示意图。在此可操作垂直与平面互补式金属氧化物半导体，以译码选择的导电插塞19(第一与第二译码)。接着，可操作层选择器(半导体层13)，以译码选择层。

举例来说，图7中左边的导电插塞19与层3是被选择，因此左侧的选择线(selector line)与位线(bit line)为开启(ON)，而层3(选择层)的电压V为0，并施加电压Vcc于其他层(层1、2、4与5)。若第一区域131为P型，则第二区域132为N型，此外，若第一区域131为P型，则层1、2、4与5的电压为0，且层3的电压为Vcc。

根据本发明上述实施例，存储器装置100的半导体层13可作为一选择器(PN或PIN二极管)，以降低泄漏电流，并有效解决泄漏电流造成的问题。再者，存储器装置100的制造方法也类似于三维与非门(NAND)闪存的制造方法。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器装置，包括：

一基板；

多个交互叠层的半导体层与氧化层，设置于该基板上；

至少一贯孔，穿过这些交互叠层的半体体层与氧化层；以及

一电极层，设置于该贯孔中，

其中每个该半导体层包括一第一区域与一第二区域，该第一区域具有一第一导电型，该第二区域具有一第二导电型，该第二导电型与该第一导电型相反。

2.根据权利要求1所述的存储器装置，更包括：

一隔离层，沿着该贯孔的周围形成，

其中该第二区域相邻于该隔离层，该第一区域相邻于该第二区域且该第二区域靠近该隔离层的浓度，大于该第二区域远离该隔离层的浓度。

3.根据权利要求2所述的存储器装置，其中该隔离层包括金属氧化物或相变化材料。

4.根据权利要求1所述的存储器装置，更包括：

一导电插塞，设置于该基板；

一硬掩模，设置于这些交互叠层的半导体层与氧化层上，

其中该导电插塞电性连接该电极层，且该硬掩模包括氮化硅。

5.根据权利要求1所述的存储器装置，其中该贯孔为圆形。

6.根据权利要求1所述的存储器装置，其中该第二区域的宽度介于20至200nm。

7.一种半导体装置的制造方法，包括：

提供一基板；

交互叠层多个半导体层与氧化层于该基板上，其中该半导体层具有一第一导电型；

沿着垂直这些叠层的半导体层与氧化层表面的方向，刻蚀这些叠层的半导体层与氧化层，以形成至少一贯孔；

沿着平行这些叠层的半导体层与氧化层表面的方向，刻蚀部分这些半导体层，以形成多个空间；

沉积具有第二导电型的半导体材料于这些空间内，使这些半导体层被区分为一第一区域与一第二区域；以及

沉积一导电层于该贯孔内。

8.根据权利要求7所述的制造方法，更包括：

沿着该贯孔的周围形成一隔离层，

其中该第二区域相邻于该隔离层，该第一区域相邻于该第二区域且该第二区域靠近该隔离层的浓度，大于该第二区域远离该隔离层的浓度。

9.根据权利要求7所述的制造方法，更包括：

形成一导电插塞于该基板，

其中该导电插塞电性连接该电极层。

10.根据权利要求7所述的制造方法，更包括：

形成一硬掩模于这些交互叠层的半导体层与氧化层上，

其中该硬掩模包括氮化硅。