CN108695338A - 竖直堆叠存储器件 - Google Patents

Abstract

竖直堆叠存储器件包括掺杂半导体衬底，所述掺杂半导体衬底具有施加了源极电力的公共源极以及与公共源极间隔开的低带隙层，并且所述低带隙层包括低带隙材料。堆叠栅极结构具有沿第一方向交替地且竖直地堆叠在衬底上的栅电极和绝缘间层图案。沟道结构沿第一方向穿透堆叠栅极结构。沟道结构与低带隙层接触。电荷存储结构介于堆叠栅极结构和沟道结构之间。电荷存储结构配置为选择性地存储电荷，并且将存储的电荷提供给存储单元、堆叠栅极结构和沟道结构。

Description

竖直堆叠存储器件

相关申请的交叉引用

本申请要求于2017年4月5日向韩国知识产权局提交的韩国专利申请No.10-2017-0044279的优先权，该申请的公开通过全文引用合并于此。

技术领域

本公开涉及一种存储器件，具体地涉及一种竖直堆叠存储器件。

背景技术

NAND闪存器件通常通过编程操作在其中存储数据。可以通过擦除操作从闪存设备中移除所存储的数据。在平面型NAND闪存储器件中，数据擦除操作通常通过批量擦除操作来执行，在批量擦除操作中，向闪存单元的控制栅极施加负偏压，并且向闪存单元的沟道施加正偏压。

然而，在平面型NAND存储器件的存储单元竖直堆叠的竖直NAND闪存器件中，通过块擦除操作或GIDL擦除操作来执行数据擦除，这取决于竖直NAND存储器件中的存储单元的堆叠结构。根据GIDL擦除操作，可以通过栅极感应漏极泄漏(GIDL)电流产生多个电子空穴，并且电子空穴可以由NAND存储器件的电荷俘获层中的电荷替代。

由于通过背栅在单个串中设置了U形单元串，使得在BiCS(比特成本缩放)型竖直NAND存储器件中不执行批量擦除操作，因此通过GIDL擦除操作擦除BiCS型竖直NAND存储器件中的单元数据。相反，因为TCAT(太比特单元阵列晶体管)型竖直NAND存储器件具有可以连接到相同的沟道层的一对分开的沟道列和连接到相应的沟道列的一对单元串，因此通过GIDL擦除操作或块擦除操作擦除了TCAT型竖直NAND存储器件中的单元数据。

近来，由于现代NAND存储器件往往是竖直NAND存储器，因此GIDL擦除操作而非批量擦除操作已被更广泛地用于擦除NAND存储器件中的数据。

发明内容

竖直堆叠存储器件包括掺杂半导体衬底，所述掺杂半导体衬底具有施加了源极电力的公共源极以及与公共源极间隔开的低带隙层，并且所述低带隙层包括低带隙材料。堆叠栅极结构具有沿第一方向交替地且竖直地堆叠在衬底上的栅电极和绝缘间层图案。沟道结构沿第一方向穿透堆叠栅极结构。沟道结构与低带隙层接触。电荷存储结构介于堆叠栅极结构和沟道结构之间，并且选择性地存储电荷。栅电极、与栅电极相对应的沟道结构以及电荷存储结构配置为在竖直堆叠存储器件的存储单元中。

竖直堆叠存储器件包括具有配置为接收源极电力的公共源极在内的掺杂半导体衬底。堆叠栅极结构具有沿第一方向交替地且竖直地堆叠在衬底上的栅电极和绝缘间层图案。沟道结构沿第一方向穿透堆叠栅极结构，并且通过包括低带隙材料的低带隙通孔图案连接到衬底。电荷存储结构介于堆叠栅极结构和沟道结构之间，并且选择性地存储电荷。栅电极、电荷存储结构以及与栅电极相对应的沟道结构配置为在竖直堆叠存储器件的存储单元中。

堆叠存储器件包括半导体衬底。多个存储单元竖直地堆叠在半导体衬底上。半导体衬底包括用于多个存储单元的公共源极。半导体衬底包括包含一个或多个低带隙材料的低带隙层。堆叠栅极结构设置用于多个存储单元。沟道结构设置用于多个存储单元。电荷存储结构配置为存储电荷，并且将存储的电荷提供给多个存储单元。

附图说明

由于通过参考结合附图考虑时的以下详细描述使得本公开及其很多随附方面变得更好理解，因此可以获得对本本公开以及很多随附方面的更完整的理解，在附图中：

图1是示出了根据本发明示例性实施例的竖直堆叠存储器件的透视图；

图2是示出了图1所示的竖直堆叠存储器件的平面图；

图3是沿图2的线I-I’截取的横截面图；

图4是示出了衬底及其边界区域处的低带隙层的晶格结构的图；

图5是示出了图1所示的竖直堆叠存储器件的电荷存储结构的放大图；

图6是示出了根据本发明的示例性实施例的图1所示的竖直堆叠存储器件的第一变体的透视图；

图7是沿着图6所示的竖直堆叠存储器件的位线截取的横截面图；

图8是示出了根据本发明的示例性实施例的图1所示的竖直堆叠存储器件的第二变体的透视图；

图9是沿着图8所示的竖直堆叠存储器件的位线截取的横截面图；

图10是示出了图8所示的第二变体的存储器件的电荷存储结构的放大图；

图11是示出了根据本发明的示例性实施例的图1所示的竖直堆叠存储器件的第三变体的透视图；

图12是沿着图11所示的竖直堆叠存储器件的位线截取的横截面图。

具体实施方式

在描述附图中示出的本公开的示例性实施例时，为了清楚起见而采用了特定的术语。然而，本公开不旨在限于如此选择的特定术语，并且应当理解，每个特定元件包括以类似方式操作的所有技术等同物。在整个说明书和附图中，相同的附图标记可以指代相同的组件。

图1是示出了根据本发明示例性实施例的竖直堆叠存储器件的透视图。图2是示出了图1所示的竖直堆叠存储器件的平面图。图3是沿图2的线I-I’截取的横截面图。

在下文中，将与衬底实质上竖直的竖直方向定义为第一方向x，将与衬底实质上平行的一对交叉水平方向定义为第二方向y和第三方向z。第二方向和第三方向可以实质上彼此竖直。此外，本文中参考竖直NAND闪存器件来描述本发明构思。然而，本发明构思也可以应用于任何其它存储器件以及竖直NAND闪存器件，只要GIDL擦除操作可以用于擦除单元数据即可。

参考图1至图3，根据本发明的示例性实施例，竖直堆叠存储器件1000可以包括半导体衬底100，半导体衬底100掺杂有掺杂剂，并且具有公共源极CS和与公共源极CS间隔开的低带隙层110。低带隙层110包括低带隙材料。竖直堆叠存储器件1000还包括：堆叠栅极结构200，具有沿第一方向x交替地且竖直地堆叠在衬底上的栅电极和绝缘层间图案；沟道结构300，沿第一方向x穿透堆叠栅极结构200并且与低带隙层110接触；以及电荷存储结构400，介于堆叠栅极结构200和沟道结构300之间。电荷存储结构400选择性地存储电荷，与堆叠栅极结构200和沟道结构300一起提供用于存储数据的存储单元C。分离沟槽ST可以沿第三方向z在衬底100上延伸，并且多个堆叠栅极结构200可以被分离沟槽ST沿着第二方向y分离。可以对公共源极CS施加源极电力，并且可以对沟道结构300施加漏极电力。位线结构500连接到沟道结构300。源极线结构可以通过分离沟槽ST连接到衬底100。

衬底100可以包括具有预设极性类型的半导体衬底。例如，衬底100可以包括：具有单晶硅或多晶硅(Si)的硅衬底、硅锗(SiGe)衬底和绝缘体上硅(SOI)衬底，在SOI衬底中诸如硅锗(SiGe)衬底、基板上的绝缘层和诸如单晶硅层或多晶硅层的半导体层在所述绝缘层上。如在下文中详细描述的，根据低带隙层110的组成，衬底100可以具有各种组成和结构。

公共源极CS和低带隙层110可以与衬底100一起提供。用于公共源极CS的具有预设极性类型的掺杂剂可以被掺杂在衬底100的表面部分处，并且公共源极CS可以设置在衬底100上。可以对公共源极CS施加源极电力。低带隙层110也可以按照低带隙层110可以沿第二方向y与公共源极CS间隔开的结构设置在衬底100上。

在本发明的示例性实施例中，可以将具有极性类型的杂质或掺杂剂注入到衬底100中的可以通过分离沟槽ST暴露的的表面部分上，由此在分离沟槽ST的底部上形成公共源极CS。此后，分离沟槽ST可以填充有绝缘材料，并且由此绝缘线图案600可以沿第三方向z布置，并且相邻的堆叠栅极结构200可以通过分离沟槽ST中的绝缘线图案600而彼此电绝缘。

公共源极CS可以形成为沿第三方向z延伸的线。一对相邻的公共源极CS可以通过堆叠栅极结构200和沟道结构300的组合沿第二方向彼此间隔开。例如，掺杂剂可以包括p型杂质(比如，硼(B)和铟(In))和n型杂质(比如，磷(P)和砷(As))。

堆叠栅极结构200可以通过分离沟槽ST中的绝缘线图案600分离，并且每个堆叠栅极结构200可以用作竖直堆叠存储器件1000(比如，竖直NAND闪存器件)的竖直单元串。

低带隙层110可以设置在衬底100上，并且可以形成为沿第三方向z延伸的线。低带隙层110可以沿第二方向y与公共源极CS间隔开。低带隙材料可以被注入到衬底100中的在沟道结构300下方的表面部分处，由此低带隙层110可以与沟道结构300接触。因此，可以通过位线结构500向低带隙层110施加漏极电力。

例如，沟道孔(H)可以被布置为穿过堆叠栅极结构200，并且可以在衬底100中的在用沟道结构300填充沟道孔H之前可以通过沟道孔H暴露的那部分上形成低带隙层。可以通过注入工艺或沉积工艺使用低带隙材料来形成低带隙层110。也可以通过外延生长工艺使用低带隙材料来形成低带隙层110。可以首先在沟道孔H的底部上(例如，在衬底100中的通过沟道孔H而暴露的部分上)形成包括低带隙材料的晶种层，并且可以通过选择性外延生长(SEG)工艺将低带隙层110沿着沟道孔H生长到的期望高度。

带隙是在价带和导带之间的具有晶格结构的晶体材料的能隙。因此，晶体材料的带隙用作用于将电子从确定晶体材料的绝缘特性的价带转移到决定晶体材料的导电特性的导带的能量势垒。当晶体材料的带隙足够小时，价带中的电子容易在晶体材料中移动到导带，因此晶体材料具有导电特性而不是绝缘特性。相反，当晶体材料的带隙足够大时，价带中的电子难以在晶体材料中移动到导带，因此晶体材料具有绝缘特性而不是导电特性。随着电子在晶体材料中从价带移动到导带，导带中自由电子的数量增加，并且价带中电子空穴的数量增加，这改变了晶体材料的导电特性。因此，当晶体材料的带隙足够小时，可以在与晶体材料相同的外部电力下产生相对大量的电子和空穴，并且使用提供给晶体材料的相对少量的外部电力，可以产生足够数量的电子和空穴。

低带隙层110可以包括低带隙材料，在低带隙材料中使用相对少量的电力(比如栅极感应漏极泄漏(GIDL)电流)，电子可以倾向于从价带移动到导带。例如，低带隙层110的低带隙材料可以通过GIDL电流而激活，并且可以在其中产生电子空穴。仅仅通过竖直堆叠存储器件1000的GIDL电流的相对少量的电力，可以从低带隙层110产生足够数量的电子空穴。电子空穴可以被转移到所选择的存储单元的电荷存储结构400，并且可以从所选择的存储单元中消除电荷。例如，可以通过由GIDL电流从低带隙层110产生的电子空穴来擦除所选择的存储单元C的数字数据。

特别地，因为低带隙层110的带隙可以足够小，因此即使在竖直堆叠存储器件1000中，到沟道结构300的漏极电力和GIDL电流的强度可以不变，也可以有足够数量的电子空穴。结果，可以将更多数量的电子空穴转移到所选择的单元，并且可以同时将更多数量的电荷与所选择的单元的电荷存储结构400中的电子空穴结合，从而提高竖直堆叠存储器件1000的所选择的单元中的GIDL擦除操作的效率。

因此，在竖直堆叠存储器件1000的相同或不变的漏极电力下，电子空穴的产生速率和GIDL擦除操作的效率会增加。例如，在不向竖直堆叠存储器件1000的沟道结构增加任何电力的情况下，竖直堆叠存储器件1000的擦除效率可以增加。

例如，用于低带隙层110的低带隙材料的示例可以包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、锑化镓(GaSb)等。这些材料可以单独使用或组合使用。

例如，低带隙层110可以具有原子间距离可以大于衬底100的原子间距离的晶格结构。因此，可以对在衬底100与低带隙层110之间的边界区域处的低带隙层110施加压应力，由此可以通过压应力来减小每个电子空穴的有效质量。因此，通过竖直堆叠存储器件1000的相同的控制栅极偏压，可以将更大量的电子空穴转移到所选择的单元，由此增加GIDL擦除操作中的电子空穴的转移效率。

电子和空穴可以由从接地选择晶体管的漏电极泄漏的GIDL电流产生，所述接地选择晶体管是竖直堆叠存储器件1000中的单元串的晶体管之中的可以最接近衬底100的晶体管。

因此，低带隙层110可能在衬底100的表面部分处处于压应力下。

图4是示出了衬底及其边界区域处的低带隙层的晶格结构的示图。在图4中，硅(Si)衬底可以用作为衬底100，并且硅锗(SiGe)层可以用作为低带隙层110。然而，本发明不限于这种特定的结构，并且可以在衬底100和低带隙层110中使用其它材料。

参考图4，由于硅锗(SiGe)的晶格结构的原子间距离d1可以比硅(Si)的品格结构的原子间距离d2大得多，因此可以将压应力施加在低带隙层110的相邻的硅(Si)原子和锗(Ge)原子之间，并且可以将拉应力施加到衬底100中的处于衬底100和低带隙层110的边界区域处的相邻硅(Si)原子之间。

低带隙层110的相邻硅(Si)原子和锗(Ge)原子之间的压应力可以使能量-动力学图(E-K图)的形状变形，这可以降低F-N隧道电荷的有效质量和带隙。因此，可以通过GIDL电流而从低带隙层110产生的电子空穴的有效质量也可能由于压应力而减小，由此电子空穴可以在较短的时间内转移到所选择的单元的电荷存储结构400。例如，由于低带隙层110的压应力，电子空穴的转移效率可以增加。

因此，由于低带隙可以从低带隙层110产生更大量的电子空穴，并且可以通过控制低带隙层110的原子间距离来增加电子空穴的转移效率，由此提高竖直堆叠存储器件1000中的GIDL擦除操作的效率。

多个堆叠栅极结构200可以以如下这样的配置布置在衬底100上，所述配置为：相邻的堆叠栅极结构200可以沿着第二方向y与分离沟槽ST中的绝缘线图案600分离，并且每个堆叠栅极结构200可以沿第三方向z延伸。堆叠栅极结构200可以包括栅极结构210和围绕栅极结构210的绝缘图案220，栅极结构210和绝缘图案220可以沿着第一方向x交替堆叠在衬底100上。

再次参考图1至图3，栅极结构210可以包括可以竖直地堆叠在衬底100上的多个栅电极211至216，并且绝缘图案220可以包括用于使栅电极211至216彼此电绝缘的多个绝缘间层图案221至226。例如，第一绝缘间层图案221可以布置在衬底100上，并且第一栅电极至第六栅电极211至216可以与第二绝缘间层图案至第六绝缘间层图案222至226交替地竖直地布置在第一绝缘间层图案221上。

例如，栅极结构210可以包括掺杂硅、低电阻金属(比如，钨(W)、钛(Ti)、钽(Ta)和铂(Pt))、金属氮化物、金属硅化物及其组合。还可以在栅极结构210和绝缘图案220之间设置势垒层(未示出)，以防止栅极结构210的金属扩散。

尽管第一栅电极至第六栅电极211至216可以堆叠在衬底100上，但是可以存在多于或少于六个的栅电极来用作为栅极结构210。所使用的栅电极的数量可以取决于竖直堆叠存储器件1000的性能和器件特性。

第一栅电极211可以被设置为用于接地选择晶体管(GST)的栅电极，并且第六栅电极216可以被设置为用于串选择晶体管(SST)的栅电极。第二栅电极至第五栅电极212至215可以被设置为单元晶体管(CT)的栅电极。GST、CT和SST可以沿着第一方向x竖直地串联布置，并且可以设置在竖直堆叠的NAND闪存器件的竖直单元串中。一对竖直单元串可以与沟道结构300结合。

竖直堆叠的栅电极211至216可以通过绝缘图案220电绝缘。第一绝缘间层图案221可以介于衬底100和第一栅电极211之间。第二绝缘间层图案至第六绝缘间层图案222至226可以介于竖直堆叠的栅电极之间。可以根据所使用的堆叠栅电极的数量来选择绝缘间层图案的数量。绝缘图案220可以包括氧化硅。

每个绝缘间层图案的厚度可以根据竖直堆叠存储器件1000的器件特性和制造条件而变化。特别地，第一绝缘间层图案221可以具有比第二绝缘间层图案至第六绝缘间层图案222至226的厚度更小的厚度。

沟道结构300可以沿第一方向x延伸通过堆叠栅极结构200，并且多个沟道结构300可以按照相同的间隙距离沿第三方向z布置。因此，沟道结构300可以被设置为沿着第三方向z的沟道串(channel series)，并且相邻的沟道串可以通过分离沟槽ST中的绝缘线图案600而间隔开。

沿第三方向z延伸的多个沟道串可以沿第二方向y彼此间隔开。多个沟道结构300可以在由第二方向y和第三方向z限定的表面上以矩阵的形式布置，从而在竖直堆叠存储器件1000的y-z表面上设置沟道阵列。

例如，沟道结构300可以填充通过栅极结构210和绝缘图案220的沟道孔H，并到达低带隙层110。因此，沟道结构300的下部可以与低带隙层110接触，并且沟道结构300的上部可以与位线结构500接触。可以进一步在沟道结构300的上部设置接触垫390，从而减小沟道结构300和位线结构500之间的接触电阻。

沟道结构300可以包括半导体层310，半导体层310可以包括半导体材料并且可以布置在沟道孔H的侧壁上。半导体层310可以包括第一层311和设置在第一层311上的第二层312。第一层311可以与电荷存储结构400接触，并且第二层312可以设置在第一层311上。第一层311可以用作为用于覆盖电荷存储结构400的隔离物，并且第二层312可以覆盖第一层311和低带隙层110。半导体层310可以包括掺杂有掺杂剂的硅层，并且可以用作为竖直堆叠存储器件1000的沟道层。

沟道结构300可以被形成为其中具有中心空间的圆柱形层。在这种情况下，圆柱形层的中心空间可以填充有绝缘填充物380(比如，氧化硅填充物)。备选地，沟道结构300可以被形成为其中不具有中心空间的柱。在这种情况下，沟道孔H可以仅填充有半导体层310。

沟道孔H的上部可以填充有可以与位线结构500接触的接触垫390。因此，半导体层310中的与接触垫390接触的接触区域可以用作未竖直堆叠存储器件1000的漏极结区域。半导体层310中的与栅电极211至216中的每一个相邻的沟道区可以用作为存储单元C的沟道层，在所述存储单元C中相应的栅电极可以用作为控制栅极。

因此，沟道结构300可以在上部与位线结构500接触，并且可以在下部与低带隙层110接触。低带隙层110可以布置在衬底100中的公共源极CS周围。因此，当可以对沟道结构300施加将漏极电力时，可以对低带隙层110施加从最接近衬底100的GST的漏极结产生的GIDL电流，并且可以从低带隙层110产生足够量的电子空穴。

可以向第二栅电极至第五栅电极212至215中的至少一个施加反向偏压，并且可以将存储单元中的至少一个选择为可以从其擦除数据的选择单元。低带隙层110的电子空穴可以被转移到选择单元的电荷存储结构400，并且可以与电荷存储结构400中的电荷结合。例如，可以通过GIDL擦除操作使用可以从低带隙层110转移的电子空穴来擦除选择单元的数字数据。

特别地，由于低带隙材料，可以从低带隙层110产生更大量的电子空穴，并且由于低带隙层110的晶格结构，电子空穴到选择单元的转移效率可以增加，这可以充分地提高竖直堆叠存储器件1000的GIDL擦除效率。

电荷存储结构400可以介于堆叠栅极结构200和沟道结构300之间，并且可以通过电荷存储结构400选择性地俘获电荷。

图5是示出了图1所示的竖直堆叠存储器件的电荷存储结构的放大图。特别地，图5中详细示出了竖直堆叠存储器件1000的存储单元C。

参考图5，电荷存储结构400可以包括：阻挡图案410，沿第一方向x延伸并且覆盖堆叠栅极结构200；隧道绝缘图案430，沿第一方向延伸并且围绕沟道结构300；电荷俘获图案420，介于阻挡图案410和隧道绝缘图案430之间并且选择性地俘获电荷。

阻挡图案410可以包括具有相对高介电常数的高介电层。例如，阻挡图案410可以包括包含氧化硅、氧化铝、氧化铪或高k材料的单层或在其中可以堆叠氧化硅层和高k层的多层。

电荷俘获图案420可以与阻挡图案410接触，并且可以沿第一方向x连续地或不连续地(间歇地)延伸。可以选择性地将电荷俘获在电荷俘获图案420中，从而将数据编程到存储单元C中。可以从电荷俘获图案中选择性地消除电荷，从而从存储单元C中擦除数据。例如，电荷俘获图案420可以包括诸如氮化硅和/或氮氧化硅的氮化物。

隧道绝缘图案430可以与沟道结构300的外表面接触，并且可以沿第一方向x延伸。因此，隧道绝缘图案430可以被形成为底部可以打开的圆柱。隧道绝缘图案430可以包括诸如氧化硅的氧化物。

栅电极211至216可以彼此串联电连接在位线结构500和源线结构之间，因此栅电极211至216的竖直串可以用作为竖直堆叠存储器件1000的单个单元串，该单个单元串的两端可以连接到位线结构500和源极线结构。单个单元串可以包括一个SST、一个GST以及可以与沟道结构300同时接触的多个CT。

GST可以包括可以连接到接地选择线(GSL)的第一栅电极211，并且SST可以包括可以连接到串选择线(SSL)的第六栅电极216。CT可以包括可以连接到字线(WL)的第二栅电极至第五栅电极212至215。

位线结构500可以包括：位线插塞510，与接触垫390接触；以及位线520，与位线插塞510接触并沿第二方向y延伸。

公共源极CS可以设置在分离沟槽ST的底部。分离沟槽ST可以填充有具有竖直间隔物610和器件隔离图案620的绝缘线图案600。竖直间隔物610可以沿第一方向x延伸，并且可以覆盖堆叠栅极结构200。竖直间隔物610可以包括绝缘材料，比如，氧化硅、氮化硅、氮氧化硅和氧化铝。这些材料可以单独使用或组合使用。由竖直间隔物610限定的分离沟槽ST的内部空间可以填充有器件隔离图案620。

源极线结构可以包括源极互连器710和连接到源极互连器710的源极线720。源极互连器710可以沿第一方向x延伸穿过器件隔离图案620，并且可以与公共源极CS接触。源极线720可以在器件隔离图案620上沿第三方向z延伸，并且可以连接到源极互连器710。多个源极线720可以通过源极触点721连接到单个公共源极线CSL。公共源极线CSL可以沿第二方向y延伸。

多个源极互连器710可以沿第三方向z串联布置，并且可以按照相同的间隙距离彼此间隔开。例如，源极互连器710可以包括源极插塞711和围绕源极插塞711的源极势垒层712。

位线520可以布置在源极线720上方，并且可以与公共源极线CSL平行的沿第二方向y延伸。

根据本发明的示例性实施例，低带隙层110可以设置在衬底100中的接近GST的漏极区域的表面部分处，因此可以通过微小的GIDL电流从低带隙层110产生足够量的电子空穴。因此，可以在不增加漏极电力的情况下产生电子空穴，并且更多量的电子空穴可以被传递到选择单元，这可以提高GIDL擦除效率。

此外，低带隙层110可以包括原子间距离可以大于周边物(例如，衬底100)的原子间距离的晶格结构，因此可以对低带隙层110中在边界地区的原子施加压应力。因此，由于压应力，电子空穴的有效质量可以减小，并且在相同的控制栅极偏压下，更大量的电子空穴可以被传递到选择单元，由此提高GIDL擦除效率。

图6是示出了图1所示的竖直堆叠存储器件的第一变体的透视图。图7是沿着图6所示的竖直堆叠存储器件的位线截取的横截面图。

在图6和图7中，第一变体的存储器件1001可以具有与竖直堆叠存储器件1000实质上相同的结构，除了介于低带隙层110和沟道结构300之间的低电阻图案之外。因此，在图6和图7中，相同的附图标记表示图1中的相同元件，并且将省略关于相同元件的任何进一步的详细描述。

参考图6和图7，第一变体的存储器件1001还可以包括可以介于低带隙层110和沟道结构300之间的低电阻图案150。因此，可以通过低电阻图案150充分减小低带隙层110与沟道结构300之间的接触电阻。

例如，低电阻图案150可以包括低带隙层110上的外延图案。首先可以在低带隙层110上形成晶种层，然后通过选择性外延生长(SEG)工艺使低电阻图案150沿着第一方向x生长到期望高度。低电阻图案150的组成和结构可以根据低带隙层110和沟道结构300的组成以及沟道结构300的结构特征而变化。

这里，低电阻图案150可以包括单晶硅(Si)或单晶硅锗(SiGe)。在需要时，可以选择性地将一些掺杂剂掺杂到低电阻图案150中。低电阻图案150可以被形成为柱，比如圆形柱、椭圆柱者矩形柱和柱形物。

低电阻图案150的高度可以通过SEG工艺的生长速率来控制。例如，低电阻图案150可以生长到这样的高度：低电阻图案150的上表面可以低于第二栅电极212的底表面或第二绝缘间层图案222的上表面。

例如，当低带隙层110可以用作为用于低电阻图案150的晶种层时，低电阻图案150也可以包括低带隙材料。在这样的情况下，低带隙层110可以实质上在第一栅电极211上延伸，用作GST的栅电极。

因此，第一变体的存储器件1001可以提供更丰富的低带隙材料，由此提高电子空穴的生成效率。例如，GST的栅电极可以被延伸的低带隙层充分覆盖，并且因此在第一变体的存储器件1001中，GIDL擦除的操作灵敏度可以增加。

图8是示出了图1所示的竖直堆叠存储器件的第二变体的透视图。图9是沿着图8所示的竖直堆叠存储器件的位线截取的横截面图，并且图10是示出了图8所示的第二变体的存储器件的电荷存储结构的放大图。例如，图10中详细示出了图9中的第二变体的存储器件1002的存储单元C。

在图8和图10中，第二变体的存储器件1002可以具有与图6和图7所示的第一变体的存储器件1001实质上相同的结构，除了沟道结构300包括低带隙材料之外。因此，在图8至图10中，相同的附图标记可以表示图6和图7中的相同元件，并且可以在假定这些元件与已经公开的对应元件实质相同的程度下，省略对元件的进一步详细描述。

参考图8至图10，第二变体的存储器件1002可以包括低带隙沟道330，低带隙沟道330可以包括低带隙材料并且可以与低电阻图案150接触。

例如，低带隙沟道330可以包括半导体层331和设置在半导体层331上的低带隙膜332。半导体层331可以以如下方式沿第一方向x在沟道孔H的侧壁上延伸：电荷存储结构400可以被半导体层331覆盖，并且低电阻图案可以通过半导体层331部分地暴露。可以以低带隙材料可以充分覆盖半导体层331和低电阻图案150的方式将低带隙材料沉积到半导体层331上，从而在半导体层331和低电阻图案150上形成低带隙膜332。半导体层331可以包括掺杂有掺杂剂的硅层，并且低带隙膜332可以包括低带隙材料。

因此，半导体层331可以用作为用于沿第一方向x覆盖电荷存储结构400的半导体隔离物，并且低带隙膜332可以布置在半导体隔离物和低电阻图案150上。低带隙沟道330可以用作为在沟道孔H中的第二变体的存储器件1002的沟道层。

尽管公开了可以用带隙膜332替代图6和图7所示的第一变体的存储器件1001的半导体层310的第二层312，但是图1至图5所示的竖直堆叠存储器件1000的半导体层310的第二层312可以包括低带隙材料。

在这样的情况下，第一层311可以包括掺杂硅层，并且第二层312可以像低带隙膜332那样包括低带隙材料。因此，可以利用低带隙材料从沟道孔H的顶部到底部覆盖第一层311。因此，竖直堆叠存储器件1000的沟道结构300也可以被设置为沟道孔H中的延伸到的低带隙层110的低带隙沟道。

因此，竖直堆叠存储器件1000的沟道结构300和第一变体的存储器件1001可以包括低带隙材料。用于沟道结构300的低带隙材料可以与低带隙层110的低带隙材料相同或不同。当沟道结构300包括与低带隙层110相同的低带隙材料时，低带隙层110可以实质上延伸到沟道孔H的顶部。因此，可以从低带隙层110和低带隙沟道330产生大量的电子空穴，由此提高GIDL擦除效率。

例如，当在没有绝缘填充物情况下可以用低带隙材料填充沟道孔H时，可以将低带隙沟道330形成到沟道孔H中的低带隙柱形物，并且由于沟道孔H中的大量的低带隙材料，GIDL擦除效率可以实质上提高。

图11是示出了图1所示的竖直堆叠存储器件的第三变体的透视图，并且图12是沿着图11所示的竖直堆叠存储器件的位线截取的横截面图。

在图11和图12中，第三变体的存储器件1003可以包括设置在衬底100和沟道结构300之间的低带隙通孔图案170，因此可以使存储器件中的低带隙材料的占据面积最小化，从而提高存储器件的集成度。

参考图11和图12，第三变体的存储器件1003可以包括掺杂有掺杂剂并且具有可以被施加源极电力的公共源极CS的半导体衬底100。堆叠栅极结构200可以具有沿第一方向x交替地且竖直地堆叠在衬底100上的栅电极和绝缘间层图案。沟道结构300沿第一方向x穿透堆叠栅极结构200，并且通过包括低带隙材料的低带隙通孔图案170连接到衬底100。电荷存储结构400介于堆叠栅极结构200和沟道结构300之间。电荷存储结构400选择性地存储电荷，以向用于与堆叠栅极结构200和沟道结构300一起存储数据的存储单元C提供足够的电荷。

低带隙材料可以布置在衬底100上的沟道结构300的下方，来作为用于将沟道结构300与衬底100互连的通孔图案170。低带隙材料的占据面积可以具有与沟道孔H的横截表面相同的大小。

衬底100、堆叠栅极结构200、沟道结构300和电荷存储结构400可以具有与图1至图3所示的竖直堆叠存储器件1000中的那些元件实质上相同的结构，因此，可以假设：衬底100、堆叠栅极结构200、沟道结构300和电荷存储结构400的详细描述与上述那些对应元件实质上相同。

衬底100可以部分地暴露于穿透堆叠栅极结构200的沟道孔H，并且晶种层可以形成在沟道孔H的底部上。晶种层可以包括低带隙材料。

然后，可以对晶种层执行选择性外延生长(SEG)工艺，以在沟道孔H中实现期望的高度，从而在沟道孔H的下部处形成低带隙通孔图案170。

可以以SEG工艺将低带隙材料向下扩散到衬底100中，并且低带隙通孔图案170的下部可以扩展到衬底100的表面部分上，从而形成低带隙通孔图案170的扩展部分172。例如，低带隙通孔图案170可以被形成为可以在沟道孔H中从衬底100的表面部分向上生长的外延图案。

因此，低带隙通孔图案170的表面轮廓可以与沟道孔H的侧壁的表面轮廓实质上相同，并且低带材料的占据面积可以与沟道孔H的横截表面实质上相同。

低带隙通孔图案170从衬底100起始的高度可以通过以至少类似于低电阻图案150的方式控制SEG工艺的工艺条件来改变。

低带隙通孔图案170也可以是与竖直堆叠存储器件1000的低带隙层110相同的低带隙材料。用于低带隙通孔图案170的低带隙材料的示例可以包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、锑化镓(GaSb)等。这些材料可以单独使用或组合使用。

因此，可以在相同漏极电力或不增加漏极电力的情况下从低带隙通孔图案170产生的较大量的电子空穴，从而提高第三变体的存储器件1003中的GIDL擦除效率。例如，由于低带隙通孔图案170的横截面面积可以是与沟道孔H的横截表面相同，因此从低带隙通孔图案170到选择小区的电子空穴的转移路径可以被缩短。此外，可以仅通过对沟道孔H中的低带隙通孔图案170的高度进行改变来控制低带隙通孔图案170的空穴密度。

此外，低带隙通孔图案170的扩散部分172的深度可以减小电子空穴的有效质量，因此可以仅通过改变扩散部分172的深度来控制电子空穴从低带隙通孔图案170到选择单元的转移效率。

当硅(Si)衬底可以被设置为衬底100时，低带隙通孔图案170可以具有这样的晶格结构：低带隙通孔图案170的原子间距离可以比硅衬底的原子间距离大。因此，可以在衬底100和低带隙通孔图案170的的边界区域处对低带隙通孔图案170施加压应力，并且电子空穴的有效质量可以被充分降低。

低带隙通孔图案170的边界区域可以通过低带隙通孔图案170的扩散部分172的深度而变化，因此可以通过扩散部分172来改变压应力。

因此，可以通过控制SEG工艺的工艺条件和生成效率来改变沟道孔H中的低带隙通孔图案170的高度和扩散部分172的深度。电子空穴的转移效率可以通过沟道孔H中的低带隙通孔图案170的高度和扩散部分172的深度来变化。因此，可以以如下方式来控制用于形成低带隙通孔图案170的SEG工艺的工艺条件：可以最大程度地从低带隙通孔图案产生电子空穴，并且电子空穴可以尽可能快地从低带隙通孔图案170转移到选择单元，从而提高第三变体的存储器件1003中的GIDL擦除效率。

与低带隙通孔图案170接触的沟道结构300还可以包括如参考图8至图10详细描述的低带隙材料，这可以提高GIDL擦除效率。

在这种情况下，低带隙层110可以设置在衬底100中的接近GST的漏极区域的表面部分处，因此可以通过微小的GIDL电流从低带隙层110产生足够量的电子空穴。因此，可以在不改变或不增加漏极电力的情况下产生电子空穴，并且更多量的电子空穴可以被传递到选择单元，这可以提高GIDL擦除效率。

此外，低带隙层110可以包括原子间距离可以大于周边物结构(例如，衬底100)的原子间距离的晶格结构，因此可以对低带隙层110中在边界地区的原子施加压应力。因此，由于压应力，电子空穴的有效质量可以减小，并且在相同的控制栅极偏压下，更大量的电子空穴可以被传递到选择单元，由此提高GIDL擦除效率。

本文中所述的示例性实施例是说明性的，并且可以在不脱离本公开的精神或所附权利要求的范围的情况下引入许多变化。例如，在本公开和所附权利要求的范围内，不同示例性实施例的元件和/或特征可以彼此结合和/或彼此替换。

Claims (20)

1.一种竖直堆叠存储器件，包括：

掺杂半导体衬底，所述掺杂半导体衬底具有施加了源极电力的公共源极以及与所述公共源极间隔开的低带隙层，并且所述低带隙层包括低带隙材料；

堆叠栅极结构，具有沿第一方向交替地且竖直地堆叠在所述衬底上的栅电极和绝缘间层图案；

沟道结构，沿所述第一方向穿透所述堆叠栅极结构，所述沟道结构与所述低带隙层接触；以及

电荷存储结构，介于所述堆叠栅极结构与所述沟道结构之间，并且选择性地存储电荷作为存储器数据，所述栅电极以及与所述栅电极相对应的所述沟道结构成及所述电荷存储结构配置成所述竖直堆叠存储器件的存储单元。

2.根据权利要求1所述的竖直堆叠存储器件，其中所述低带隙层的所述低带隙材料由栅极感应漏极泄露(GIDL)电流激活，并且所述低带隙材料配置为：产生电子空穴，将所产生的电子空穴转移到所述存储单元，并且擦除所述存储单元中的所述电荷。

3.根据权利要求2所述的竖直堆叠存储器件，其中所述低带隙层具有原子间距离大于所述衬底的原子间距离的晶格结构，使得通过在所述衬底和所述低带隙层之间的边界区域处的所述低带隙层的压应力来降低所述电子空穴的有效质量。

4.根据权利要求1所述的竖直堆叠存储器件，其中所述衬底包括硅(Si)，并且所述低带隙层包括从由硅锗(SiGe)、砷化铟(InAs)、锑化镓(GaSb)及其组合组成的组中选择的至少一种材料。

5.根据权利要求1所述的竖直堆叠存储器件，其中所述沟道结构包括半导体材料，并且包括穿过所述堆叠栅极结构延伸到所述低带隙层的圆筒形层和柱中的一个。

6.根据权利要求5所述的竖直堆叠存储器件，还包括介于所述低带隙层与所述沟道结构之间的低电阻图案，所述低电阻图案配置为减小所述沟道结构与所述低带隙层之间的接触电阻。

7.根据权利要求6所述的竖直堆叠存储器件，其中所述低电阻图案包括通过选择性外延生长(SEG)工艺形成的外延图案。

8.根据权利要求6所述的竖直堆叠存储器件，其中所述低电阻图案包括所述低带隙材料。

9.根据权利要求8所述的竖直堆叠存储器件，其中所述沟道结构包括所述低带隙材料。

10.一种竖直堆叠存储器件，包括：

掺杂半导体衬底，具有配置为接收源极电力的公共源极；

堆叠栅极结构，具有沿第一方向交替地且竖直地堆叠在所述衬底上的栅电极和绝缘间层图案；

沟道结构，沿所述第一方向穿透所述堆叠栅极结构，并且通过包括低带隙材料的低带隙通孔图案连接到所述衬底；以及

电荷存储结构，介于所述堆叠栅极结构与所述沟道结构之间，并且选择性地存储电荷作为存储器数据，所述栅电极和与所述栅电极相对应的所述沟道结构以及所述电荷存储结构配置成所述竖直堆叠存储器件的存储单元。

11.根据权利要求10所述的竖直堆叠存储器件，其中所述低带隙通孔图案延伸到所述衬底中，使得所述低带隙通孔图案与所述衬底中的所述公共源极间隔开，并且所述低带隙通孔图案的所述低带隙材料由栅极感应漏极泄漏(GIDL)电流激活，并且所述低带隙材料配置为：产生电子空穴，将所产生的电子空穴转移到所述存储单元，并且擦除所述存储单元中的所述电荷。

12.根据权利要求11所述的竖直堆叠存储器件，其中所述低带隙图案具有原子间距离大于所述衬底的原子间距离的晶格结构，使得通过在所述衬底和所述低带隙通孔图案之间的边界区域处的压应力来减小所述电子空穴的有效质量。

13.根据权利要求10所述的竖直堆叠存储器件，其中所述半导体衬底包括硅(Si)，并且所述低带隙通孔图案包括从由硅锗(SiGe)、砷化铟(InAs)、锑化镓(GaSb)及其组合组成的组中选择的至少一种材料。

14.根据权利要求10所述的竖直堆叠存储器件，其中所述低带隙通孔图案包括通过选择性外延生长(SEG)工艺形成的外延图案。

15.根据权利要求10所述的竖直堆叠存储器件，其中所述沟道结构包括所述低带隙材料。

16.一种堆叠式存储器件，包括：

半导体衬底；

多个存储单元，竖直地堆叠在所述半导体衬底上，其中所述半导体衬底包括用于所述多个存储单元的公共源极，并且其中所述半导体衬底包括包含一种或多种低带隙材料的低带隙层；

用于所述多个存储单元的堆叠栅极结构；

用于所述多个存储单元的沟道结构；以及

电荷存储结构，配置为：存储电荷，并且将存储的电荷提供给所述多个存储单元。

17.根据权利要求16所述的堆叠式存储器件，其中所述低带隙层与所述公共源极间隔开。

18.根据权利要求16所述的堆叠式存储器件，其中所述堆叠栅极结构包括交替地且竖直地堆叠在所述衬底上的多个栅电极和多个绝缘间层图案。

19.根据权利要求16所述的堆叠式存储器件，其中所述沟道结构穿透所述堆叠栅极结构以与所述低带隙层接触。

20.根据权利要求16所述的堆叠式存储器件，其中所述电荷存储结构介于所述堆叠栅极结构与所述沟道结构之间。