CN110098191A - 三维半导体装置 - Google Patents

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Abstract

提供了一种三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在第一基底与第二基底之间并且包括多个外围互连件；栅极堆叠结构，设置在第二基底上并且包括在垂直于第二基底的上表面的方向上堆叠且彼此分隔开的多个栅电极，其中，所述多个栅电极包括下栅电极、设置在下栅电极上的多个中间栅电极以及设置在所述多个中间栅电极上的上栅电极；第一通过区，穿过第二基底并且设置在栅极堆叠结构下方；第二通过区，穿过第二基底和栅极堆叠结构；以及第一外围连接插塞，穿过第一通过区并且使下栅电极电连接到外围互连件的第一外围互连件。

Description

三维半导体装置
本申请要求于2018年1月31日在韩国知识产权局提交的第10-2018-0011990号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地，涉及一种包括设置在外围电路结构上的栅极堆叠结构的三维半导体装置。
背景技术
已经开发了包括堆叠在与半导体基底的表面垂直的方向上的栅电极的半导体装置。为了增大半导体装置的集成度，增加堆叠的栅电极的数量。然而，随着堆叠在与半导体基底的表面垂直的方向上的栅电极的数量增加，会难以使栅电极电连接到外围电路。
发明内容
根据本发明构思的示例性实施例，一种三维半导体装置包括：外围电路结构，设置在第一基底与第二基底之间并且包括多个外围互连件；栅极堆叠结构，设置在第二基底上并且包括在垂直于第二基底的上表面的方向上堆叠且彼此分隔开的多个栅电极，其中，多个栅电极包括下栅电极、设置在下栅电极上的多个中间栅电极以及设置在多个中间栅电极上的上栅电极；第一通过区，穿过第二基底并且设置在栅极堆叠结构下方；第二通过区，穿过第二基底和栅极堆叠结构；以及第一外围连接插塞，穿过第一通过区并且使下栅电极电连接到外围互连件的第一外围互连件。
根据本发明构思的示例性实施例，一种三维半导体装置包括：外围电路结构，设置在第一基底上；第二基底，设置在外围电路结构上；栅极堆叠结构，设置在第二基底上；多个主分离结构，在第一方向上横穿栅极堆叠结构，在第二方向上使栅极堆叠结构分离，并且在第三方向上穿过栅极堆叠结构，其中，第一方向和第二方向彼此相交并且平行于第二基底的上表面，第三方向垂直于第二基底的上表面；第一通过区，穿过第二基底并且设置在栅极堆叠结构下方；第二通过区，穿过第二基底和栅极堆叠结构；第一外围连接插塞，设置在第一通过区中；以及第二外围连接插塞，设置在第二通过区中。
根据本发明构思的示例性实施例，一种三维半导体装置包括：外围电路结构，设置在第一基底上；第二基底，设置在外围电路结构上；栅极堆叠结构，设置在第二基底上；以及多个第一外围连接插塞，穿过第二基底以延伸到外围电路结构中并且与第二基底分隔开，其中，栅极堆叠结构包括设置在同一平面上并且在平行于第二基底的上表面的方向上彼此分隔开的多个下栅电极、设置在多个下栅电极上的中间栅电极以及设置在中间栅电极上并且在平行于第二基底的上表面的方向上彼此分隔开的多个上栅极，多个下栅电极电连接到多个第一外围连接插塞。
根据本发明构思的示例性实施例，一种三维半导体装置包括：外围电路结构，设置在第一基底上并且包括多个外围互连件；第二基底，设置在外围电路结构上；存储器单元阵列区，设置在第二基底上；第一延伸区和第二延伸区，设置在第二基底上，其中，存储器单元阵列区布置在第一延伸区与第二延伸区之间；栅极堆叠结构，设置在第二基底上，其中，栅极堆叠结构包括设置在存储器单元阵列区中并且延伸到第一延伸区和第二延伸区中的多个栅电极；第一通过区，穿过第二基底并且设置在栅极堆叠结构下方；第二通过区，穿过第二基底和栅极堆叠结构；第一外围连接插塞，设置在第一通过区中；以及第二外围连接插塞，设置在第二通过区中。
根据本发明构思的示例性实施例，一种三维半导体装置包括：外围电路结构，设置在第一基底上，其中，外围电路结构包括多个外围互连件；第二基底，设置在外围电路结构上；栅极堆叠结构，设置在第二基底上并且包括堆叠在垂直于第二基底的上表面的方向上的多个栅电极；第一通过区，设置在第二基底上并且位于栅极堆叠结构与第一基底之间；第二通过区，设置在第二基底和栅极堆叠结构中并且位于外围电路结构与栅极互连件之间；以及第一外围连接插塞，设置在第一通过区中并且使栅极堆叠结构连接到外围互连件的第一外围互连件。
附图说明
通过参照附图详细地描述示例性实施例，将更清楚地理解本发明构思的上述和其它特征，在附图中：
图1是示出根据本发明构思的示例性实施例的三维半导体装置的框图；
图2是示出根据本发明构思的示例性实施例的三维半导体装置的透视图；
图3A是示出根据本发明构思的示例性实施例的三维半导体装置的电路图；
图3B是示出根据本发明构思的示例性实施例的三维半导体装置的电路图；
图4是示出根据本发明构思的示例性实施例的三维半导体装置的平面图；
图5A、图5B、图5C和图5D是分别示出根据本发明构思的示例性实施例的图4的平面图的部分的平面图；
图6是示出根据本发明构思的示例性实施例的沿图4的线I-I'和线II-II'截取的区域的示意性剖视图；
图7是示意性地示出根据本发明构思的示例性实施例的图6的“A1”的局部放大图；
图8是示意性地示出根据本发明构思的示例性实施例的图6的“A2”的局部放大图；
图9A、图9B、图9C和图9D是示出根据本发明构思的示例性实施例的图8中的部分“B”的修改示例的局部放大图；
图10是示意性地示出根据本发明构思的示例性实施例的图6中的部分“A1”的修改示例的局部放大图；
图11是示意性地示出根据本发明构思的示例性实施例的图6中的部分“A2”的修改示例的局部放大图；
图12A和图12B是示出根据本发明构思的示例性实施例的图11中的部分“C”的修改示例的局部放大图；
图13A和图13B以及图14是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的图；
图15A和图15B以及图16是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的图；
图17是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的平面图；
图18是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的平面图；
图19A和图19B以及图20A和图20B是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的图；
图21是示意性地示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的透视图；
图22、图23A和图23B、图24A和图24B、图25A和图25B是示意性地示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的平面图；
图26A和图26B是示出根据本发明构思的示例性实施例的形成三维半导体装置的方法的工艺流程图；
图27和图28以及图34、图35、图36和图37是示出根据本发明构思的示例性实施例的形成三维半导体装置的方法的剖视图；
图29A、图29B、图29C和图29D是示出根据本发明构思的示例性实施例的形成三维半导体装置的方法的剖视图；
图30A、图30B、图30C和图30D是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的剖视图；
图31A、图31B和图31C是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的剖视图；
图32A和图32B是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的剖视图；
图33A和图33B是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的剖视图；
图38A和图38B是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的工艺流程图；以及
图39是示出根据本发明构思的修改的示例性实施例的形成三维半导体装置的方法的剖视图。
具体实施方式
以下，将参照图1描述根据本发明构思的示例性实施例的三维半导体装置。图1是示出根据本发明构思的示例性实施例的三维半导体装置的框图。
参照图1，根据本发明构思的示例性实施例的三维半导体装置10可包括存储器单元阵列区20和外围电路区30。存储器单元阵列区20可包括多个存储器块BLK，每个存储器块BLK可包括多个存储器单元。外围电路区30可包括行解码器32、页缓冲器34和控制电路36。
存储器单元阵列区20的存储器块BLK中的多个存储器单元可经由串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且经由位线BL连接到页缓冲器34。
在本发明构思的示例性实施例中，布置在同一行中的多个存储器单元可连接到同一字线WL，布置在同一列中的多个存储器单元可连接到同一位线BL。
行解码器32可解码输入地址，以及产生驱动信号并且将驱动信号传输到字线WL。行解码器32可响应于控制电路36的控制将在包括在控制电路36中的电压产生电路中产生的字线电压供应到选择的字线WL和未选择的字线WL。
页缓冲器34可经由位线BL连接到存储器单元阵列区20以读取存储在存储器单元中的信息。例如，页缓冲器34可根据操作模式临时存储将存储在第一存储器单元中的数据或者可感测存储在第一存储器单元中的数据。页缓冲器34可包括列解码器和感测放大器。
列解码器可选择性地激活存储器单元阵列区20的位线BL。感测放大器可在读取操作期间感测通过列解码器选择的位线BL的电压以读取存储在选择的存储器单元中的数据。控制电路36可控制行解码器32和页缓冲器34的操作。控制电路36可接收外部控制信号和外部电压并且根据接收的控制信号来操作。外部控制信号可从主机提供。控制电路36可包括用于使用外部电压来产生诸如编程电压、读取电压和擦除电压的电压的电压产生电路。控制电路36可响应于控制信号来控制读取、写入和/或擦除操作。另外，控制电路36可包括输入/输出电路。输入/输出电路可在编程操作期间接收将传输到页缓冲器34的数据DATA，并且在读取操作期间输出从页缓冲器34接收的数据DATA。
图2是示出根据本发明构思的示例性实施例的三维半导体装置的存储器单元阵列区和外围电路区的透视图。
参照图2，参照图1描述的存储器单元阵列区20中的多个存储器块BLK可在第一方向X上延伸以顺序地布置在与第一方向X相交的第二方向Y上。包括存储器块BLK的存储器单元阵列区20可布置在参照图1描述的外围电路区30上。存储器单元阵列区20可包括栅极堆叠结构，所述栅极堆叠结构包括堆叠在垂直于第一方向X和第二方向Y的第三方向Z上的多个栅电极。栅极堆叠结构可与穿过栅极堆叠结构的多个存储器单元垂直结构组合以形成三维布置的存储器单元。
将参照图3A来描述图1和图2中示出的三维半导体装置的存储器单元阵列区20的电路的示例性实施例。图3A是示出根据本发明构思的示例性实施例的存储器单元阵列区20的示例的电路图，图3B是示出根据本发明构思的示例性实施例的存储器单元阵列区20的修改示例的电路图。
首先，参照图3A，根据本发明构思的示例性实施例的三维半导体装置可包括共源极线CSL、多条位线BL0、BL1和BL2以及设置在共源极线CSL与多条位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可分别并联连接到多条位线BL1至BL2。多个单元串CSTR可共同连接到共源极线CSL。多个单元串CSTR中的每个可包括串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。
多个存储器单元MCT可布置且串联连接在下选择晶体管GST和上选择晶体管SST之间。每个存储器单元MCT可包括存储有信息的信息存储元件。
多个单元串CSTR中的每个可包括设置在上选择晶体管SST与多个存储器单元MCT之间的虚设单元DMC。上选择晶体管SST可电连接到位线BL0至BL2，下选择晶体管GST可电连接到共源极线CSL。
多个上选择晶体管SST被布置并且通过多条上选择线SSL1、SSL2、SSL3和SSL4来控制。存储器单元MCT可通过多条字线WL0至WLn来控制。虚设单元DMC可连接到虚设字线DWL。多个下选择晶体管GST可被布置并且通过多条下选择线GSL1、GSL2、GSL3和GSL4来控制。共源极线CSL可共同连接到下选择晶体管GST的源极。
例如，上选择晶体管SST可以是串选择晶体管，上选择线SSL1至SSL4可以是串选择线。下选择晶体管GST可以是地选择晶体管，下选择线GSL1至GSL4可以是地选择线。
例如，多条下选择线GSL1至GSL4可布置成与多条上选择线SSL1至SSL4一一对应。然而，本发明构思不限于此。例如，如图3B中所示，地选择线GSL1a和GSL2a中的每条可布置成与上选择线SSL1至SSL4中的两条或更多条对应。例如，如图3B中所示，一条地选择线GSL1a可与上选择线SSL1至SSL4之中的两条上选择线SSL1和SSL2对应。
接下来，将参照图4至图6来描述根据本发明构思的示例性实施例的三维半导体装置的示例。图4是示出根据本发明构思的示例性实施例的三维半导体装置10的平面图。图5A至图5D是分别示出图4的平面图的多个部分的平面图，图6是示出沿图4的线I-I'和线II-II'截取的区域的示意性剖视图。例如，在图5A至图5D中，为了易于观察，去除了图4的平面图的多个部分。
参照图4至图6，外围电路结构106可布置在下基底103上。下基底103可以是下半导体基底。例如，下基底103可以是由诸如硅的半导体材料形成的单晶半导体基底。外围电路结构106可包括外围电路区(图1和图2中的附图标号30)。例如，外围电路结构106可包括诸如行解码器(图1中的附图标号32)、页缓冲器(图1中的附图标号34)以及控制电路(图1中的附图标号36)的外围电路。外围电路结构106可包括用于电连接外围电路区(图1和图2中的附图标号30)中的外围电路的多个外围互连件108以及覆盖多个外围互连件108的下绝缘层110。多个外围互连件108可包括第一外围互连件108a、第二外围互连件108b和第三外围互连件108c。
上基底115可设置在外围电路结构106上。上基底115可以是半导体基底。例如，上基底115可以是由诸如硅的半导体材料形成的多晶半导体基底。例如，上基底115可由多晶硅形成。
参照图1和图2描述的存储器单元阵列区20也可布置在上基底115上。存储器单元阵列区20可包括参照图2描述的多个存储器块BLK。
多个存储器块BLK中的每个可在平行于上基底115的表面的第一方向X上延伸。多个存储器块BLK可顺序地布置在平行于上基底115的表面并且与第一方向X相交的第二方向Y上。第一延伸区E_ST1和第二延伸区E_ST2可布置在第一方向X上并且具有位于其间的存储器单元阵列区20。在平面图中，虚设阶梯区D_ST可布置在第二方向Y上并且具有位于其间的存储器单元阵列区20。
栅极堆叠结构GS可布置在上基底115上。栅极堆叠结构GS可布置在存储器单元区20中并且延伸到第一延伸区E_ST1和第二延伸区E_ST2。
栅极堆叠结构GS可包括下栅电极G_L、设置在下栅电极G_L上的多个中间栅电极G_M以及设置在多个中间栅电极G_M上的上栅电极G_U。栅极堆叠结构GS可包括设置在多个中间栅电极G_M与上栅电极G_U之间的虚设栅电极G_D。
多个中间栅电极G_M可包括以阶梯形式布置在第一延伸区E_ST1和第二延伸区E_ST2中的多个中间栅极接触区G_Ca。另外，上栅电极G_U可包括设置为比多个中间栅极接触区G_Ca靠近存储器单元阵列区20的上栅极接触区G_Cb。绝缘结构INS设置成填充栅极堆叠结构GS的下栅电极G_L、中间栅电极G_M和上栅电极G_U之间的空间并且覆盖栅极堆叠结构GS。
多个主分离结构MS可布置成在第一方向X上横穿栅极堆叠结构GS、在第二方向Y上使栅极堆叠结构GS分离并且在第三方向Z上穿过栅极堆叠结构GS。第一方向X和第二方向Y可彼此相交并且可平行于上基底115的上表面115s。第三方向Z可垂直于上基底115的上表面115s。
绝缘分离线SL可布置成在多个主分离结构MS之间在第二方向Y上使上栅电极G_U分离。绝缘分离线SL可设置在多个中间栅电极G_M上。
可布置穿过栅极堆叠结构GS的多个垂直沟道结构VS。多个垂直沟道结构VS可设置在存储器单元阵列区20中。
多条位线BL可设置在多个垂直沟道结构VS上。使多条位线BL和多个垂直沟道结构VS电连接的多个位线接触插塞BLC可设置在多条位线BL与多个垂直沟道结构VS之间。
虚设垂直结构VSd可设置成穿过绝缘分离线SL和设置在绝缘分离线SL下方的栅极堆叠结构GS。虚设垂直结构VSd可具有与垂直沟道结构VS相同的结构，并且可与位线BL电隔离。
多个中间栅极接触插塞MCa可设置在多个中间栅极接触区G_Ca上。上栅极接触插塞MCb可设置在上栅极接触区G_Cb上。
可设置穿过上基底115的第一通过区TH1。例如，第一通过区TH1可被下栅电极G_L覆盖。可提供穿过上基底115并且向上延伸以穿过栅极堆叠结构GS的第二通过区TH2。
在本发明构思的示例性实施例中，第一通过区TH1可与第一延伸区E_ST1叠置。第一通过区TH1可具有在第二方向Y上延伸的线形状。
在本发明构思的示例性实施例中，第二通过区TH2可在第一延伸区E_ST1中穿过栅极堆叠结构GS。可设置多个第二通过区TH2。多个第二通过区TH2可在第二方向Y上彼此分隔开。
在平面图中，第二通过区TH2可设置在多个中间栅极接触区G_Ca和上栅极接触区G_Cb之间。
在本发明构思的示例性实施例中，第一通过区TH1可在平面图中设置在存储器单元阵列区20与第二通过区TH2之间。第一通过区TH1可在平面图中设置在垂直沟道结构VS与第二通过区TH2之间。
第一外围互连件108a的至少一部分可设置在第一通过区TH1下方，第二外围互连件108b的至少一部分可设置在第二通过区TH2下方，第三外围互连件108c的至少一部分可设置在第二通过区TH2下方。第一通过区TH1可被栅极堆叠结构GS覆盖。
可设置穿过第一通过区TH1的第一外围连接插塞P_Pa。第一外围连接插塞P_Pa可设置在第一外围互连件108a上，并且可在第三方向Z上延伸并穿过第一通过区TH1以电连接到下栅电极G_L。第一外围连接插塞P_Pa可被栅极堆叠结构GS覆盖并且可使第一外围互连件108a电连接到下栅电极G_L。第一外围连接插塞P_Pa可设置在第一外围互连件108a的上表面与下栅电极G_L的下表面之间。
第二外围连接插塞P_Pb和第三外围连接插塞P_Pc可穿过第二通过区TH2。可设置多个第二外围连接插塞P_Pb。多个中间栅极互连件G_Ia可使多个第二外围连接插塞P_Pb电连接到多个中间栅极接触插塞MCa。例如，多个中间栅极互连件G_Ia中的一个中间栅极互连件可使多个第二外围连接插塞P_Pb中的一个第二外围连接插塞电连接到多个中间栅极接触插塞MCa中的一个中间栅极接触插塞。多个中间栅极互连件G_Ia可布置在与位线BL同一水平面上。上栅极互连件G_Ib可布置成使第三外围连接插塞P_Pc电连接到上栅极接触插塞MCb。
接下来，将参照图7和图8来描述图4至图6中示出的一些组件的示例性实施例。在图7和图8中，图7是示出图6的“A1”的局部放大图，图8是示出图6的“A2”的局部放大图。
参照图7和图8连同图4至图6，上基底115可包括第一区115a、设置在第一区115a上的第二区115b以及设置在第二区115b上的第三区115c。第二区115b可包括比第三区115c的碳量大的碳量。第一区115a可具有比第三区115c的杂质浓度高的杂质浓度。例如，第一区115a可具有比第三区115c的p型杂质浓度高的p型杂质浓度。上基底115可由多晶硅形成。
绝缘结构INS可包括设置在栅极堆叠结构GS的下栅电极G_L、中间栅电极G_M、虚设栅电极G_D和上栅电极G_U之间的层间绝缘层IL、设置在栅极堆叠结构GS与上基底115之间的最下层间绝缘层ILa、覆盖栅极堆叠结构GS的第一盖绝缘层CIa、设置在第一盖绝缘层CIa上的第二盖绝缘层CIb以及设置在第二盖绝缘层CIb上的第三盖绝缘层CIc。
垂直沟道结构VS可穿过栅极堆叠结构GS并且延伸以穿过绝缘结构INS的层间绝缘层IL、最下层间绝缘层ILa和第一盖绝缘层CIa。
垂直沟道结构VS可包括在垂直于上基底115的表面的Z方向上延伸并且穿过栅极堆叠结构GS的绝缘芯层148、覆盖绝缘芯层148的侧表面和底表面并且与上基底115接触的沟道半导体层146、围绕沟道半导体层146的外表面的第一栅极介电材料140以及设置在绝缘芯层148上并且电连接到沟道半导体层146的垫层150。
沟道半导体层146可电连接到上基底115。沟道半导体层146可由诸如硅的半导体材料形成。垫层150可由具有n型导电性的掺杂多晶硅形成。绝缘芯层148可由诸如氧化硅的绝缘材料形成。
设置位于中间栅电极G_M、虚设栅电极G_D和上栅电极G_U与垂直沟道结构VS之间的第二栅极介电材料168。第二栅极介电材料168进一步延伸到中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的上表面和下表面上并且设置在中间栅电极G_M、虚设栅电极G_D和上栅电极G_U与绝缘结构INS之间。第二栅极介电材料168可延伸到中间栅电极G_M、虚设栅电极G_D和上栅电极G_U与第二通过区TH2之间的空间。
在本发明构思的示例性实施例中，中间栅电极G_M、虚设栅电极G_D和上栅电极G_U可通过第二栅极介电材料168与绝缘结构INS分隔开，下栅电极G_L可与绝缘结构INS接触。
在本发明构思的示例性实施例中，下栅电极G_L可由具有与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的导电类型不同的导电类型的材料形成。例如，下栅电极G_L可由第一导电类型材料(例如，多晶硅)形成，中间栅电极G_M、虚设栅电极G_D和上栅电极G_U可由第二导电类型材料(例如，Ti、W、TiN或TaN)形成。
在本发明构思的示例性实施例中，下栅电极G_L可比中间栅电极G_M、虚设栅电极G_D和上栅电极G_U中的每个厚。
第一栅极介电材料140可包括被构造成存储数据的层。例如，第一栅极介电材料140可包括隧道介电层144、数据存储层143和阻挡介电层142。数据存储层143可设置在隧道介电层144与阻挡介电层142之间。隧道介电层144可与沟道半导体层146相邻，阻挡介电层142可与栅极堆叠结构GS相邻。
隧道介电层144可包括氧化硅和/或杂质掺杂的氧化硅。阻挡介电层142可包括氧化硅和/或高k材料。数据存储层143可以是在沟道半导体层146与中间栅电极G_M之间被构造成存储数据的层。例如，数据存储层143可由诸如氮化硅的材料形成，所述材料根据诸如闪速存储器装置的非易失性存储器装置的操作情况来捕获并且保留从沟道半导体层146通过隧道介电层144注入的电子或者擦除捕获在数据存储层143中的电子。第二栅极介电材料168可包括诸如AlO的高k材料。
数据存储层143可在栅极堆叠结构GS中的面对与参照图1以及图3A和图3B描述的字线WL(例如，WL0至WLn)对应的中间栅电极G_M的区域中存储数据。
主分离结构MS可包括导电图案176和覆盖导电图案176的侧表面的间隔件174。间隔件174可由诸如氧化硅或氮化硅的绝缘材料形成。间隔件174可使导电图案176与栅极堆叠结构GS分离。导电图案176可由包括掺杂的多晶硅、诸如氮化钛的金属氮化物和诸如钨的金属中的至少一种的导电材料形成。在本发明构思的示例性实施例中，导电图案176可以是源极接触插塞。
杂质区172可设置在主分离结构MS下方的上基底115中。杂质区172可具有n型导电性，并且可以是共源极线，例如，图3A的共源极线CSL。
第一通过区TH1可由填充穿过上基底115的孔或开口的诸如氧化硅的绝缘材料形成。第二通过区TH2可由填充穿过上基底115并且延伸以穿过栅极堆叠结构GS的孔或开口的诸如氧化硅的绝缘材料形成。第二通过区TH2可穿过栅极堆叠结构GS、层间绝缘层IL和第一盖绝缘层CIa。
上栅极接触插塞MCb可穿过第一至第三盖绝缘层CIa、CIb和CIc以电连接到上栅电极G_U的上栅极接触区G_Cb。例如，上栅极接触插塞MCb可设置在上栅电极G_U和上栅极互连件G_Ib之间。
第二外围连接插塞P_Pb和第三外围连接插塞P_Pc可穿过第二盖绝缘层CIb和第三盖绝缘层CIc以及第二通过区TH2并且向下延伸以分别电连接到第二外围互连件108b和第三外围互连件108c。
在本发明构思的示例性实施例中，第一通过区TH1可穿过上基底115和最下层间绝缘层ILa，第一外围连接插塞P_Pa可从第一外围互连件108a向上延伸以经由第一通过区TH1与下栅电极G_L的下表面接触。
接下来，将参照图9A至图9D来描述图8中示出的包括第一通过区TH1、上基底115、下栅电极G_L、最下层间绝缘层ILa、第一外围连接插塞P_Pa和第一外围互连件108a的部分“B”的各种修改示例。图9A至图9D是示出根据本发明构思的示例性实施例的图8中的部分“B”的修改示例的局部放大图。
在修改示例中，参照图9A，第一通过区TH1可穿过上基底115以设置在最下层间绝缘层ILa下方。第一外围连接插塞P_Pa可从第一外围互连件108a向上延伸，穿过第一通过区TH1，并且具有与上基底115的上表面共面的上表面。下栅电极G_L可包括向下延伸并且穿过最下层间绝缘层ILa以与第一外围连接插塞P_Pa接触的下突起G_La。例如，下突起G_La可设置在最下绝缘层ILa中的开口中。
在另一修改示例中，参照图9B，第一通过区TH1可穿过上基底115以设置在最下层间绝缘层ILa下方。第一外围连接插塞P_Pa可从第一外围互连件108a向上延伸并且顺序地穿过第一通过区TH1和最下层间绝缘层ILa以与下栅电极G_L接触。第一外围连接插塞P_Pa可与下栅电极G_L一体地形成。因此，第一外围连接插塞P_Pa和下栅电极G_L可由诸如多晶硅的相同的材料形成。因此，第一外围连接插塞P_Pa可由与第二外围连接插塞和第三外围连接插塞(图8中的P_Pb和P_Pc)不同的导电材料形成。例如，第一外围连接插塞P_Pa可由多晶硅形成，第二外围连接插塞和第三外围连接插塞(图8中的P_Pb和P_Pc)可由诸如Ti或W的金属或者诸如TiN的金属氮化物形成。
在另一修改示例中，参照图9C，第一通过区TH1可从第一外围互连件108a向上延伸并且穿过上基底115和最下层间绝缘层ILa。第一外围连接插塞P_Pa可穿过第一通过区TH1以使第一外围互连件108a电连接到下栅电极G_L。
在另一修改示例中，参照图9D，第一通过区TH1可从第一外围互连件108a向上延伸并且穿过上基底115以设置在最下层间绝缘层ILa下方。第一外围连接插塞P_Pa可穿过第一通过区TH1。下栅电极G_L可包括向下延伸并且穿过最下层间绝缘层ILa以与第一外围连接插塞P_Pa接触的下突起G_La。例如，下突起G_La可设置在最下绝缘层ILa中的开口中。
再次参照图7和图8，下栅电极G_L可由与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的导电材料不同的导电材料形成，但本发明构思不限于此。例如，下栅电极G_L可由与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的导电材料相同的导电材料形成。将参照图10和图11来描述在下栅电极G_L由与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的导电材料相同的导电材料形成的情况下的组件的修改示例。图10是示出根据图6中的部分“A1”的局部放大图，图11是示出图6中的部分“A2”的局部放大图。在下文中，可省略参照图7和图8描述的组件的详细描述，将主要描述参照图7和图8描述的组件之中的修改部分。
参照图10和图11连同图4至图6，下栅电极G_L可由与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的导电材料相同的导电材料形成并且具有与中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的厚度相同的厚度。垂直沟道结构VS可包括穿过下栅电极G_L以与上基底115接触的下沟道半导体层135、设置在下沟道半导体层135上并且在垂直于上基底115的表面的方向Z上延伸以穿过中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的绝缘芯层148'、覆盖绝缘芯层148'的侧表面和底表面并且与下沟道半导体层135接触的上沟道半导体层146'、围绕上沟道半导体层146'的外表面的第一栅极介电材料140'以及设置在绝缘芯层148'上并且电连接到上沟道半导体层146'的垫层150。
下沟道半导体层135可以是从上基底115生长的外延层。例如，下沟道半导体层135可以是硅外延层。上沟道半导体层146'、绝缘芯层148'、第一栅极介电材料140'和垫层150可包括与参照图7和图8描述的沟道半导体层146、绝缘芯层148、第一栅极介电材料140和垫层150的材料相同的材料。
如参照图7和图8所述，第二栅极介电材料168可设置在中间栅电极G_M、虚设栅电极G_D和上栅电极G_U与垂直沟道结构VS之间以延伸到中间栅电极G_M、虚设栅电极G_D和上栅电极G_U的上表面和下表面。另外，第二栅极介电材料168可设置在下栅电极G_L与垂直沟道结构VS之间以在下栅电极G_L的上表面和下表面上延伸。
下栅极介电材料167可设置在下沟道半导体层135与下栅电极G_L之间。可通过对下沟道半导体层135进行热氧化来形成下栅介电材料167。例如，下栅极介电材料167可包括氧化硅。第二栅极介电材料168的一部分可设置在下栅极介电材料167与下栅电极G_L之间。
如图7和图8中所示，第一通过区TH1可穿过上基底115和最下层间绝缘层ILa。第一外围连接插塞P_Pa可从第一外围互连件108a向上延伸以穿过第一通过区TH1。覆盖下栅电极G_L的下表面的第二栅极介电材料168可覆盖第一通过区TH1的上表面和第一外围连接插塞P_Pa的上表面。因此，如图11中所示，第二栅极介电材料168的一部分168t可设置在下栅电极G_L的下表面与第一通过区TH1的上表面之间以及下栅电极G_L的下表面与第一外围连接插塞P_Pa的上表面之间。第二栅极介电材料168的设置在下栅电极G_L与第一外围连接插塞P_Pa之间的部分168t可不使下栅电极G_L和第一外围连接插塞P_Pa绝缘，因此，电荷可隧穿过它。在这种情况下，第二栅极介电材料168的设置在下栅电极G_L与第一外围连接插塞P_Pa之间的部分168t可以是“隧道介电层”。因此，第一外围连接插塞P_Pa和下栅电极G_L可经由隧道介电层168t电连接。
接下来，将参照图12A和图12B来描述图11中的包括第一通过区TH1、上基底115、下栅电极G_L、最下层间绝缘层ILa、第一外围连接插塞P_Pa和第一外围互连件108a的部分“C”的修改示例。图12A至图12B是示出根据本发明构思的示例性实施例的图11中的部分“C”的修改示例的局部放大图。
在修改示例中，参照图12A，第一通过区TH1可穿过上基底115以设置在最下层间绝缘层ILa下方。第一外围连接插塞P_Pa可从第一外围互连件108a向上延伸，穿过第一通过区TH1，并且具有与上基底115的上表面共面的上表面。下栅电极G_L可包括向下延伸到最下层间绝缘层ILa中的下突起G_La。设置在下栅电极G_L的下表面上的第二栅极介电材料168可延伸到下突起G_La的侧表面以及下突起G_La与第一外围连接插塞P_Pa之间的空间。第二栅极介电材料168的设置在下突起G_La与第一外围连接插塞P_Pa之间的部分可以是隧道介电层168t。例如，隧道介电层168t可接触第一通过区TH1的上表面。隧道介电层168t也可接触第一外围连接插塞P_Pa。
在另一修改示例中，参照图12B，第一通过区TH1可从第一外围互连件108a向上延伸并且穿过上基底115和最下层间绝缘层ILa。设置在下栅电极G_L的下表面上的第二栅极介电材料168可延伸到下栅电极G_L与第一通过区TH1之间的空间以及下栅电极G_L与第一外围连接插塞P_Pa之间的空间。第二栅极介电材料168的设置在下栅电极G_L与第一外围连接插塞P_Pa之间的部分可以是隧道介电层168t。例如，隧道介电层168t可接触第一外围连接插塞P_Pa和下栅电极G_L两者。
再次参照图4至图6，如上所述，第一通过区TH1和穿过第一通过区TH1的第一外围连接插塞P_Pa可在第一延伸区E_ST1中设置成比第二通过区TH2靠近存储器单元阵列区20。另外，第一通过区TH1可具有在第二方向Y上延伸的线形状。然而，本发明构思不限于此。在下文中，将描述关于第一通过区TH1的布置的修改示例。在下文中，第一外围连接插塞P_Pa可穿过第一通过区TH1，尽管这可不具体描述。换句话说，可省略第一外围连接插塞P_Pa的布置的详细描述。
图13A和图13B以及图14是示出根据本发明构思的示例性实施例的第一通过区TH1和第一外围连接插塞P_Pa的布置的修改示例的图。图15A和图15B以及图16是示出根据本发明构思的示例性实施例的第一通过区TH1和第一外围连接插塞P_Pa的布置的另一修改示例的图。另外，图17是示出根据本发明构思的示例性实施例的第一通过区TH1和第一外围连接插塞P_Pa的布置的另一修改示例的平面图，图18是示出根据本发明构思的示例性实施例的第一通过区TH1和第一外围连接插塞P_Pa的布置的另一修改示例的平面图。
在修改的示例中，参照图13A和图13B以及图14，第一通过区TH1可设置在第二延伸区E_ST2中。因此，第二通过区TH2可设置在第一延伸区E_ST1中，第一通过区TH1可设置在第二延伸区E_ST2中。图13B示出为了易于观看而具有去除的元件的图13A的版本。图15B示出为了易于观看而具有去除的元件的图15A的版本。
在另一修改示例中，参照图15A和图15B以及图16，第一通过区TH1可包括设置在第一延伸区E_ST1中的部分以及设置在第二延伸区E_ST2中的部分。第二通过区TH2可设置在第一延伸区E_ST1中。第一通过区TH1的设置在第一延伸区E_ST1中的部分可设置在第二通过区TH2与存储器单元阵列区20之间。
在另一修改示例中，参照图17，第一通过区TH1可包括在第一延伸区E_ST1中彼此分隔开的多个部分以及在第二延伸区E_ST2中彼此分隔开的多个部分。换句话说，第一通过区TH1的多个部分可不形成单个连续的形状。第一通过区TH1的多个部分可以以之字形布置并且具有位于其间的存储器单元阵列区20。第一通过区TH1可具有棒形状。
在另一修改示例中，参照图18，第一通过区TH1可包括设置在第二通过区TH2与存储器单元阵列区20之间并且彼此分隔开的多个部分。第一通过区TH1的多个部分中的每个部分可在平面图中具有圆形形状。如图18中所示，第一通过区TH1的多个部分可在形式上是圆形的。
在根据本发明构思的示例性实施例的三维半导体装置中，栅电极可随着堆叠在栅极堆叠结构中的栅电极的数量增加而具有各种阶梯形式。将参照图19A和图19B以及图20A和图20B来描述根据本发明构思的示例性实施例的堆叠在三维半导体装置中的栅极堆叠结构中的栅电极的阶梯形式的示例。在图19A至图20B中，图19A是示出根据本发明构思的示例性实施例的三维半导体装置的平面图，图19B是示出图19A中的部分“D”的局部放大图，图20A是沿图19B的线V-V'和线VI-VI'截取的区域的示意性剖视图，图20B是示出沿图19B的线VII-VII'和线VIII-VIII'截取的区域的示意性剖视图。
参照图19A和图19B以及图20A和图20B，根据本实施例的三维半导体装置可包括下基底103、外围电路结构106和上基底115，如参照图4至图6所描述的。外围电路结构106可包括外围互连件108和覆盖外围互连件108的下绝缘层110，如参照图4至图6所描述的。外围互连件108可包括第一外围互连件108a、第二外围互连件108b和第三外围互连件108c。
根据本实施例的三维半导体装置包括栅极堆叠结构GS，所述栅极堆叠结构GS包括多个栅电极、多个分离结构MS和SS、第一通过区TH1、第二通过区TH2、多个外围连接插塞P_Pa、P_Pb和P_Pc、绝缘分离线SL、多个栅极互连件G_I、位线BL、位线接触插塞BLC、多个栅极接触插塞MCa和MCb、垂直沟道结构VS和虚设垂直结构VSd。
根据本发明构思的本实施例的三维半导体装置可包括绝缘结构INS。绝缘结构INS可包括设置在栅极堆叠结构GS与上基底115之间的最下层间绝缘层ILa、栅极堆叠结构GS的多个栅电极之间的层间绝缘层IL、顺序地覆盖栅极堆叠结构GS的第一盖绝缘层CIa、第二盖绝缘层CIb和第三盖绝缘层CIc。
栅极堆叠结构GS的多个栅电极可包括下栅电极G_L、设置在下栅电极G_L上的多个中间栅电极G_M、设置在多个中间栅电极G_M上的至少一个虚设栅电极G_D以及设置在虚设栅电极G_D上的至少一个上栅电极G_U。多个中间栅电极G_M中的一些可以是虚设栅电极，其它的中间栅电极G_M可以是字线。上栅电极G_U可以是串选择线。下栅电极G_L可以是地选择线。
图21是示出根据本发明构思的示例性实施例的设置在上基底115上的栅极堆叠结构GS的多个栅电极的三维透视图。图22、图23A、图24A和图25A是示出组件中的一部分的平面图，提供它们使得可更容易理解图19A的平面图中示出的组件，图23B、图24B和图25B是分别示出图23A、图24A和图25A中的部分“D”的局部放大图。在图22至图25B中，图22是示出上基底115、第一通过区TH1、第二通过区TH2以及第一外围连接插塞P_Pa、第二外围连接插塞P_Pb和第三外围连接插塞P_Pc的平面图，图23A和图23B示出设置在图22的平面图中的上基底115上的下栅电极G_L、下栅极切割区CT、分离结构MS和SS以及垂直沟道结构VS。图24A和图24B示出分离结构MS和SS、垂直沟道结构VS、第二通过区TH2、第二外围连接插塞P_Pb和第三外围连接插塞P_Pc以及中间栅电极G_M中的一个中间栅电极，图25A和图25B示出上基底115、第一通过区TH1、第二通过区TH2、第一外围连接插塞P_Pa、第二外围连接插塞P_Pb和第三外围连接插塞P_Pc、绝缘分离线SL以及上栅电极G_U。因此，图22至图25B是被提供以清楚地示出参照图19A和图19B以及图20A和图20B描述的组件的平面图。
参照图21至图25B连同图19A和图19B以及图20A和图20B，栅极堆叠结构GS的栅电极可设置在设置在上基底115上的存储器单元阵列区20中以延伸到上基底115上的延伸区E_ST1中。栅极堆叠结构GS的中间栅电极G_M和上栅电极G_U的接触区G_Ca和G_Cb可以以阶梯形式布置在延伸区E_ST1中。延伸区E_ST1可与参照图4描述的第一延伸区E_ST1对应。
栅极堆叠结构GS的多个栅电极可在垂直于上基底115的上表面的第三方向Z上堆叠并且彼此分隔开，并且可在平行于上基底115的上表面的第一方向X上延伸。多个垂直沟道结构VS可穿过存储器单元阵列区20的栅极堆叠结构GS。垂直沟道结构VS可与参照图7或图10描述的垂直沟道结构VS相同。第一通过区TH1可穿过上基底115。第一外围连接插塞P_Pa可设置在第一外围互连件108a上。第一外围连接插塞P_Pa可在第三方向Z上延伸并且穿过第一通过区TH1以电连接到下栅电极G_L。
在本发明构思的示例性实施例中，下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构可与参照图8以及图9A至图9D描述的下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构相同。
在修改示例中，下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构可与参照图11以及图12A和图12B描述的下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构相同。
因此，由于下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构与参照图8以及图9A至图9D或者参照图11以及图12A和图12B描述的下栅电极G_L、第一通过区TH1和第一外围连接插塞P_Pa的结构相似，可省略其详细的描述。
第二通过区TH2可穿过上基底115和栅极堆叠结构GS。可设置穿过第二通过区TH2并且延伸到外围互连件108的外围连接插塞P_P。外围连接插塞P_P可包括电连接到第二外围互连件108b的第二外围连接插塞P_Pb和电连接到第三外围互连件108c的第三外围连接插塞P_Pc。
虚设垂直结构VSd可穿过绝缘分离线SL以及设置在绝缘分离线SL下方的栅极堆叠结构GS。虚设垂直结构VSd可与垂直沟道结构VS具有相同的结构，并且可与位线BL电隔离。
位线接触插塞BLC可设置在位线BL与垂直沟道结构VS之间以使位线BL电连接到垂直沟道结构VS。
多个分离结构MS和SS可穿过栅极堆叠结构GS。分离结构MS和SS可包括主分离结构MS和辅助分离结构SS。主分离结构MS可在第二方向Y上使栅极堆叠结构GS分离。第二方向Y可平行于上基底115并且垂直于第一方向X。
主分离结构MS可在第一方向X上横穿栅极堆叠结构GS并且在第二方向Y上使栅极堆叠结构GS分离。主分离结构MS可包括第一主分离结构MS1和第二主分离结构MS2。第一主分离结构MS1可横穿存储器单元阵列区20和延伸区E_ST1。在主分离结构MS中，彼此相邻的一个第一主分离结构MS1和一个第二主分离结构MS2可限定单个存储器块BLK。例如，一个第一主分离结构MS1和一个第二主分离结构MS2可设置在单个存储器块BLK周围或形成单个存储器块BLK的边界。
第二主分离结构MS2可设置在彼此平行的一对第一主分离结构MS1之间。第二主分离结构MS2可包括围绕第二通过区TH2的部分MS2'。
在平面图中，第二主分离结构MS2可包括从围绕第二通过区TH2的部分MS2'朝着存储器单元阵列区20延伸的第一延伸部MS2a以及从围绕第二通过区TH2的部分MS2'在远离存储器单元阵列区20的方向上延伸的第二延伸部MS2b。换句话说，第一延伸部MS2a可在与第二延伸部MS2b延伸所沿的方向相反的方向上延伸。
辅助分离结构SS的至少一部分可在彼此相邻的一对第一主分离结构MS1与第二主分离结构MS2之间具有在第一方向X上彼此面对的端部。
辅助分离结构SS可包括横穿存储器阵列区20并且延伸到延伸区E_ST1的一部分中的第一辅助分离结构SS1。在平面图中，第一辅助分离结构SS1可横穿上栅电极G_U以与中间栅电极G_M的中间栅极接触区G_Ca分隔开。
辅助分离结构SS可包括设置在延伸区E_ST1中的第二辅助分离结构SS2和第三辅助分离结构SS3。第三辅助分离结构SS3可被第二主分离结构MS2的围绕第二通过区TH2的部分MS2'围绕，并且可围绕第二通过区TH2。
绝缘分离线SL可设置成在第一方向X上横穿并且穿过被分离结构MS和SS贯穿的上栅电极G_U。
主分离结构MS可填充由图21中的附图标号MS_T表示的主分离沟槽，辅助分离结构SS可填充由图21中的附图标号SS_T表示的辅助分离沟槽，绝缘分离线SL可填充由图21中的附图标号SL_T表示的绝缘分离沟槽。
上栅电极G_U可包括上栅极接触区G_Cb。当多个上栅电极G_U布置在第三方向Z上时，上栅极接触区G_Cb可以以在远离存储器单元阵列区20的第一方向X上顺序地逐步下降的阶梯形式来布置。
可设置多个中间栅电极G_M。多个中间栅电极G_M中的至少一部分可用作字线WL。中间栅电极G_M可包括以阶梯形式布置的多个中间栅极接触区G_Ca。中间栅极接触区G_Ca可布置成在第一方向X上以第一梯度逐步下降，并且在第二方向Y上以小于第一梯度的第二梯度逐步下降。
中间栅极接触插塞MCa可布置在中间栅电极G_M的中间栅极接触区G_Ca上，上栅极接触插塞MCb可布置在上栅电极G_U的上栅极接触区G_Cb上。
栅极互连件G_I可包括使第二外围连接插塞P_Pb电连接到中间栅极接触插塞MCa的中间栅极互连件G_Ia，以及使第三外围连接插塞P_Pc电连接到上栅极接触插塞MCb的上栅极互连件G_Ib。
多个中间栅电极G_M可包括设置在分离结构MS和SS的沿第一方向X彼此面对的端部之间的栅极连接区(图24B中的附图标号IR)。例如，多个中间栅电极G_M可包括设置在第一辅助分离结构SS1和第二辅助分离结构SS2的彼此面对的端部之间的栅极连接区(图24B中的附图标号IR)以及设置在第一辅助分离结构SS1的端部与第二主分离结构MS2的第一延伸部MS2a之间的栅极连接区(图24B中的附图标号IR)。在彼此相邻的一对第一主分离结构MS1和第二主分离结构MS2之间，设置在同一平面上的中间栅电极G_M可以是电连接的单个栅电极。
在第一主分离结构MS1与第二主分离结构MS2之间，设置在同一平面上的下栅电极G_L可被栅极切割区CT分离。栅极切割区CT可与栅极连接区(图24B中的附图标号IR)叠置。因此，栅极切割区CT可设置在第一辅助分离结构SS1和第二辅助分离结构SS2的彼此面对的端部之间，并且设置在第一辅助分离结构SS1的端部与第二主分离结构MS2的第一延伸部MS2a之间。
在本发明构思的示例性实施例中，在彼此相邻的一对第一主分离结构MS1与第二主分离结构MS2之间，栅极堆叠结构GS可包括设置在同一平面上并且在第二方向Y上彼此分隔开的多个下栅电极G_L、设置在多个下栅电极G_L上以在同一平面上电连接的中间栅电极G_M以及设置在中间栅电极G_M上并且在第二方向Y上彼此分隔开的多个上栅电极G_U。在第二方向Y上彼此分隔开的上栅电极G_U的数量可大于在第二方向Y上彼此分隔开的下栅电极G_L的数量。
接下来，将描述根据本发明构思的示例性实施例的形成半导体装置的方法。
图26A和图26B是示出根据本发明构思的示例性实施例的形成半导体装置的方法的工艺流程图，图27和图28以及图34至图37是示出根据本发明构思的示例性实施例的形成半导体装置的方法的剖视图。图27和图28以及图34至图37是沿图4中的线I-I'和线II-II'截取的剖视图。图29A至图33B是示出图28的部分“E”的局部放大图。在图29A至图33B中，图29A至图29D是示出根据本发明构思的示例性实施例的形成半导体装置的方法的局部放大图，图30A至图30D是示出根据本发明构思的修改的示例性实施例的形成半导体装置的方法的局部放大图，图31A至图31C是示出根据本发明构思的另一修改的示例性实施例的形成半导体装置的方法的局部放大图，图32A和图32B是示出根据本发明构思的另一修改的示例性实施例的形成半导体装置的方法的局部放大图，图33A和图33B是示出根据本发明构思的另一修改的示例性实施例的形成半导体装置的方法的局部放大图。
参照图26A和图26B以及图27，在工艺步骤S5中，可在下基底103上形成外围电路结构106。下基底103可以是由诸如硅的半导体材料形成的单晶半导体基底。外围电路结构106可包括外围互连件108和覆盖外围互连件108的下绝缘层110。外围互连件108可包括第一外围互连件108a、第二外围互连件108b和第三外围互连件108c。
在工艺步骤S10中，可在外围电路结构106上形成上基底115。上基底115可由多晶硅形成。
在工艺步骤S15中，可通过使上基底115图案化来形成第一通过区TH1。第一通过区TH1的形成可包括执行光刻和蚀刻工艺以形成穿过上基底115的开口以及执行沉积和平坦化工艺以形成填充穿过上基底115的开口的绝缘材料。因此，第一通过区TH1可由诸如氧化硅的绝缘材料形成。
在本发明构思的示例性实施例中，可在形成第一通过区TH1的同时也形成围绕上基底115的外侧表面的中间绝缘层118。
参照图26A和图26B以及图28，在工艺步骤S20中，可形成穿过第一通过区TH1并且延伸到外围电路结构106的外围互连件108上的第一外围连接插塞P_Pa。第一外围连接插塞P_Pa可电连接到外围互连件108的第一外围互连件108a。
在工艺步骤S25中，可在上基底115上形成电连接到第一外围连接插塞P_Pa的下栅电极G_L。在形成下栅电极G_L之前，可在上基底115上形成最下层间绝缘层ILa。
将参照图29A至图29D来描述形成上基底115、第一通过区TH1、第一外围连接插塞P_Pa、最下层间绝缘层ILa和下栅电极G_L的方法的示例。
参照图29A，上基底115可包括第一区115a、设置在第一区115a上的第二区115b以及设置在第二区115b上的第三区115c。第二区115b可包括比第三区115c的碳量大的碳量，第一区115a可具有比第三区115c的p型杂质浓度高的p型杂质浓度。
参照图29B，可在上基底115上形成最下层间绝缘层ILa。也可形成穿过最下层间绝缘层ILa和上基底115的第一通过区TH1。
参照图29C，可形成穿过第一通过区TH1并且经由下绝缘层110的一部分电连接到第一外围互连件108a的第一外围连接插塞P_Pa。因此，第一外围连接插塞P_Pa可具有比上基底115的上表面高的上表面。例如，第一外围连接插塞P_Pa的上表面可与最下绝缘层ILa的上表面一致。
参照图29D，可在最下层间绝缘层ILa和第一外围连接插塞P_Pa上形成下栅电极G_L。
接下来，将参照图30A至图30D来描述形成上基底115、第一通过区TH1、第一外围连接插塞P_Pa、最下层间绝缘层ILa和下栅电极G_L的方法的修改示例。
参照图30A，可设置如图29A中所示的上基底115。可形成穿过上基底115的第一通过区TH1。
参照图30B，可形成穿过第一通过区TH1并且经由下绝缘层110的一部分电连接到第一外围互连件108a的第一外围连接插塞P_Pa。因此，第一外围连接插塞P_Pa可具有与上基底115的上表面共面的上表面。
参照图30C，可在上基底115上形成最下层间绝缘层ILa，可使最下层间绝缘层ILa图案化以暴露第一外围连接插塞P_Pa。例如，可通过最下层间绝缘层ILa中的开口暴露第一外围连接插塞P_Pa。
参照图30D，可在最下层间绝缘层ILa和第一外围连接插塞P_Pa上形成下栅电极G_L。因此，下栅电极G_L可包括向下延伸并且穿过最下层间绝缘层ILa以电连接到第一外围连接插塞P_Pa的下突起G_La。例如，下突起G_La可经由最下层间绝缘层ILa中的开口接触第一外围连接插塞P_Pa。
接下来，将参照图31A至图31C来描述形成上基底115、第一通过区TH1、第一外围连接插塞P_Pa、最下层间绝缘层ILa和下栅电极G_L的方法的另一修改示例。
参照图31A，可设置如图30A中所示的上基底115和第一通过区TH1。可在上基底115和第一通过区TH1上形成最下层间绝缘层ILa。
参照图31B，可形成穿过最下层间绝缘层ILa、第一通过区TH1以及下绝缘层110的一部分并且暴露第一外围互连件108a的孔Ph。
参照图31C，可形成填充孔Ph并且覆盖最下层间绝缘层ILa的导电层，然后，可使导电层图案化。因此，可在最下层间绝缘层ILa上形成下栅电极G_L并且可在孔Ph中形成第一外围连接插塞P_Pa。因此，下栅电极G_L和第一外围连接插塞P_Pa可一体地形成并且可具有诸如多晶硅的相同的导电材料。
接下来，将参照图32A和图32B来描述形成上基底115、第一通过区TH1、第一外围连接插塞P_Pa、最下层间绝缘层ILa和下栅电极G_L的方法的另一修改示例。
参照图32A，可设置如图29A中示出的上基底115。可在上基底115上形成最下层间绝缘层ILa。可形成顺序地穿过最下层间绝缘层ILa和上基底115并且延伸到下绝缘层110中以与第一外围互连件108a叠置的第一通过区TH1。第一通过区TH1可接触第一外围互连件108a。
参照图32B，可形成穿过第一通过区TH1以电连接到第一外围互连件108a的第一外围连接插塞P_Pa。可在最下层间绝缘层ILa和第一外围连接插塞P_Pa上形成下栅电极G_L。
接下来，将参照图33A至图33B来描述形成上基底115、第一通过区TH1、第一外围连接插塞P_Pa、最下层间绝缘层ILa和下栅电极G_L的方法的另一修改示例。
参照图33A，可设置如图29A中所示的上基底115。可形成穿过上基底115并且延伸到下绝缘层110中以与第一外围互连件108a叠置的第一通过区TH1。
参照图33B，可在上基底115和第一通过区TH1上形成最下层间绝缘层ILa。可使最下层间绝缘层ILa图案化以暴露第一外围连接插塞P_Pa，并且可在最下层间绝缘层ILa和第一外围连接插塞P_Pa上形成下栅电极G_L。因此，下栅电极G_L可包括向下延伸以穿过最下层间绝缘层ILa并且电连接到第一外围连接插塞P_Pa的下突起G_La。
接下来，参照图34连同图26A和图26B，在工艺步骤S30中，可形成模制结构128，所述模制结构128包括交替且重复堆叠在具有下栅电极G_L的上基底115上的层间绝缘层IL和牺牲层124。层间绝缘层IL可由氧化硅形成，牺牲层124可由氮化硅形成。模制结构128中的最上层和最下层可以是层间绝缘层IL。可使模制结构128图案化以具有阶梯形式。
参照图35连同图26A和图26B，可在模制结构128上形成具有平坦上表面的第一盖绝缘层CIa。例如，第一盖绝缘层CIa的形成可包括在具有模制结构128的上基底115上沉积绝缘材料层并且使用诸如化学机械平坦化(CMP)的平坦化工艺来对该绝缘材料层进行平坦化。
在本发明构思的示例性实施例中，所述方法还可包括在形成第一盖绝缘层CIa之前，蚀刻并去除暴露在模制结构128上的层间绝缘层IL。
在工艺步骤S40中，可形成穿过第一盖绝缘层CIa、模制结构128和上基底115的第二通过区TH2。第二通过区TH2的形成可包括形成穿过第一盖绝缘层CIa、模制结构128和上基底115的孔或开口并且沉积诸如氧化硅的绝缘材料以填充所述孔或开口。
可形成穿过模制结构128的牺牲层124之中的上牺牲层的绝缘分离线SL。
在工艺步骤S45中，可形成穿过第一盖绝缘层CIa、模制结构128和下栅电极G_L以连接到上基底115的垂直沟道结构VS。垂直沟道结构VS可具有参照图7或图10描述的垂直沟道结构VS的结构相同的结构。例如，可形成穿过第一盖绝缘层CIa、模制结构128和下栅电极G_L以暴露上基底115的沟道孔，然后，可在沟道孔中形成具有与参照图7或图10描述的垂直沟道结构VS的结构相同的结构的垂直沟道结构VS。
参照图36连同图26A和图26B，可在第一盖绝缘层CIa上形成第二盖绝缘层CIb。在工艺步骤S50中，可形成穿过模制结构128以暴露牺牲层124的沟槽T。沟槽T可顺序地穿过第二盖绝缘层CIb、第一盖绝缘层CIa、模制结构128和下栅电极G_L以暴露上基底115。可形成多个沟槽T。
参照图37连同图26A和图26B，在工艺步骤S55中，可通过去除牺牲层124来形成空间。在工艺步骤S60中，可在所述空间中形成栅极。形成在所述空间中的栅极可包括多个中间栅电极G_M、设置在中间栅电极G_M上的虚设栅电极G_D以及设置在虚设栅电极G_D上的上栅电极G_U。中间栅电极G_M可形成在下栅电极G_L上。下栅电极G_L、中间栅电极G_M、虚设栅电极G_D和上栅电极G_U可构成栅极结构GS。
参照图26A和图26B连同图6，在工艺步骤S65中，可在沟槽(图37中的T)中形成分离结构MS。在工艺步骤S70中，可形成穿过第二通过区TH2并且延伸到外围电路结构106的外围互连件108的第二外围连接插塞P_Pb和第三外围连接插塞P_Pc。
根据本发明构思的示例性实施例的形成半导体装置的方法不限于参照图26A至图37描述的方法。将参照图38A和图38B以及图39来描述根据本发明构思的修改的示例性实施例的形成半导体装置的方法。图38A和图38B是示出根据本发明构思的修改的示例性实施例的形成半导体装置的方法的工艺流程图，图39是示出根据本发明构思的修改的示例性实施例的形成半导体装置的方法的剖视图。
参照图38A和图38B以及图39，在工艺步骤S105中，可在下基底103上形成包括外围互连件108的外围电路结构106。在工艺步骤S110中，可在外围电路结构106上形成上基底115。工艺步骤S105和S110可与图26A和图26B中的工艺步骤S5和S10相同。在工艺步骤S115中，可通过使上基底115图案化来形成第一通过区TH1。在工艺步骤S120中，可形成穿过第一通过区TH1并且延伸到外围电路结构106的外围互连件108上的第一外围连接插塞P_Pa。
在工艺步骤S130中，可形成包括交替且重复地堆叠在上基底115上的层间绝缘层IL和牺牲层224的模制结构228。形成在模制结构228中的多个牺牲层224之中的最下牺牲层可与第一外围连接插塞P_Pa接触。
再次参照图35连同图38A和图38B，在工艺步骤S140中，可形成穿过模制结构(图39中的附图标号228)和上基底115的第二通过区TH2。在工艺步骤S145中，可形成穿过模制结构(图39中的附图标号228)的垂直沟道结构VS。接下来，可执行分别与图26B的工艺步骤S50、S55、S60、S65和S70对应的工艺。例如，在工艺步骤S150，可形成穿过模制结构(图39中的附图标号228)以暴露牺牲层(图39中的附图标号224)的与图36的T对应的沟槽，在工艺步骤S155中，可通过去除牺牲层(图39中的附图标号224)来形成空间，在工艺步骤S160中，可在所述空间中形成栅极，在工艺步骤S165中，可在沟槽中形成分离结构MS，在工艺步骤S170中，可形成穿过第二通过区TH2并且延伸到外围电路结构106的外围互连件108的第二外围连接插塞P_Pb和第三外围连接插塞P_Pc。
根据本发明构思的示例性实施例，栅极堆叠结构GS的下栅电极G_L、中间栅电极G_M和上栅电极G_U可使用第一外围连接插塞P_Pa、第二外围连接插塞P_Pb和第三外围连接插塞P_Pc电连接到外围电路结构106的第一外围互连件108a、第二外围互连件108b和第三外围互连件108c，由此增大集成度。
根据本发明构思的示例性实施例，布置成在第二方向Y上彼此分隔开的多个下栅电极G_L可形成在存储器块BLK中。所述多个下栅电极G_L可以是多条地选择线。因此，一个存储器块BLK可使用多条地选择线来操作，由此增强三维半导体装置的性能。
如上所阐述的，根据本发明构思的示例性实施例，可形成包括设置在外围电路结构上的栅极堆叠结构的三维半导体装置。栅极堆叠结构可包括多个栅电极、多个栅电极可包括下栅电极、设置在下栅电极上的中间栅电极、设置在中间栅电极上的上栅电极。下栅电极可通过设置在下栅电极的下表面与第一外围互连件的上表面之间的第一外围连接插塞来电连接到外围电路结构的第一外围互连件。中间栅电极和上栅电极可通过穿过栅极堆叠结构中的通过区的第二外围接触插塞和第三外围接触插塞电连接到第二外围互连件和第三外围互连件。换句话说，由于栅极堆叠结构的下栅电极、中间栅电极和上栅电极通过使用第一外围连接插塞、第二外围连接插塞和第三外围连接插塞电连接到外围电路结构的第一外围互连件、第二外围互连件和第三外围互连件，因此可增大集成度。
虽然本发明构思已经参照其示例性实施例进行了描述，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可对其作出修改和变化。

Claims (24)

1.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在第一基底与第二基底之间并且包括多个外围互连件；
栅极堆叠结构，设置在所述第二基底上并且包括在垂直于所述第二基底的上表面的方向上堆叠且彼此分隔开的多个栅电极，其中，所述多个栅电极包括下栅电极、设置在所述下栅电极上的多个中间栅电极以及设置在所述多个中间栅电极上的上栅电极；
第一通过区，穿过所述第二基底并且设置在所述栅极堆叠结构下方；
第二通过区，穿过所述第二基底和所述栅极堆叠结构；以及
第一外围连接插塞，穿过所述第一通过区并且使所述下栅电极电连接到所述外围互连件的第一外围互连件。
2.如权利要求1所述的三维半导体装置，其中，所述第一外围连接插塞设置在所述下栅电极的下表面与所述第一外围互连件的上表面之间。
3.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
第二外围连接插塞，设置在所述外围互连件的第二外围互连件上并且穿过所述第二通过区；
中间栅极接触插塞，设置在所述中间栅电极的中间栅极接触区上；以及
中间栅极互连件，使所述中间栅极接触插塞连接到所述第二外围连接插塞。
4.如权利要求3所述的三维半导体装置，所述三维半导体装置还包括：
第三外围连接插塞，设置在所述外围互连件的第三外围互连件上并且穿过所述第二通过区；
上栅极接触插塞，设置在所述上栅电极的上栅极接触区上；以及
上栅极互连件，使所述上栅极接触插塞连接到所述第三外围连接插塞。
5.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
层间绝缘层，设置在所述下栅电极与所述第二基底之间。
6.如权利要求5所述的三维半导体装置，其中，所述第一外围连接插塞穿过所述第二基底和所述层间绝缘层以电连接到所述下栅电极。
7.如权利要求5所述的三维半导体装置，其中，所述下栅电极包括穿过所述层间绝缘层以电连接到所述第一外围连接插塞的突起。
8.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
垂直沟道结构，穿过所述栅极堆叠结构；
位线接触插塞，位于所述垂直沟道结构上；以及
位线，位于所述位线接触插塞上。
9.如权利要求8所述的三维半导体装置，其中，所述中间栅电极包括中间栅极接触区，
所述上栅电极包括上栅极接触区，
所述上栅极接触区比所述中间栅极接触区靠近所述垂直沟道结构，
所述第二通过区设置在所述中间栅极接触区与所述上栅极接触区之间。
10.如权利要求8所述的三维半导体装置，其中，所述第一通过区设置在所述垂直沟道结构与所述第二通过区之间。
11.如权利要求1所述的三维半导体装置，所述三维半导体装置包括：
隧道介电层，设置在所述下栅电极的下表面与所述第一外围连接插塞之间。
12.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在第一基底上；
第二基底，设置在所述外围电路结构上；
栅极堆叠结构，设置在所述第二基底上；
多个主分离结构，在第一方向上横穿所述栅极堆叠结构，在第二方向上使所述栅极堆叠结构分离，并且在第三方向上穿过所述栅极堆叠结构，其中，所述第一方向和所述第二方向彼此相交并且平行于所述第二基底的上表面，所述第三方向垂直于所述第二基底的所述上表面；
第一通过区，穿过所述第二基底并且设置在所述栅极堆叠结构下方；
第二通过区，穿过所述第二基底和所述栅极堆叠结构；
第一外围连接插塞，设置在所述第一通过区中；以及
第二外围连接插塞，设置在所述第二通过区中。
13.如权利要求12所述的三维半导体装置，其中，所述栅极堆叠结构包括设置在同一平面上并且在所述第二方向上彼此分隔开的多个下栅电极、设置在所述多个下栅电极上的中间栅电极以及设置在所述中间栅电极上并且在所述第二方向上彼此分隔开的多个上栅极，其中，所述多个下栅电极、所述中间栅电极和所述多个上栅电极设置在所述多个主分离结构之中的彼此相邻的一对主分离结构之间，
其中，所述多个下栅电极分别电连接到多个第一外围连接插塞。
14.如权利要求13所述的三维半导体装置，所述三维半导体装置还包括在彼此相邻的所述一对主分离结构之间具有在所述第一方向上彼此面对的端部的多个辅助分离结构，
其中，所述多个辅助分离结构在所述第三方向上穿过所述栅极堆叠结构。
15.如权利要求14所述的三维半导体装置，其中，所述中间栅电极包括设置在所述多个辅助分离结构的彼此面对的所述端部之间的栅极连接区。
16.如权利要求15所述的三维半导体装置，所述三维半导体装置还包括：
栅极切割区，切割设置在所述多个辅助分离结构的彼此面对的所述端部之间的所述多个下栅电极。
17.如权利要求13所述的三维半导体装置，其中，在彼此相邻的所述一对主分离结构之间，在所述第二方向上彼此分隔开的所述多个上栅电极的数量大于在所述第二方向上彼此分隔开的所述多个下栅电极的数量。
18.如权利要求12所述的三维半导体装置，其中，所述多个主分离结构包括一对第一主分离结构和设置在所述一对第一主分离结构之间的第二主分离结构，
所述第二通过区设置在所述一对第一主分离结构之间，
所述第二主分离结构包括围绕所述第二通过区的部分。
19.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在第一基底上；
第二基底，设置在所述外围电路结构上；
栅极堆叠结构，设置在所述第二基底上；以及
多个第一外围连接插塞，穿过所述第二基底以延伸到所述外围电路结构中并且与所述第二基底分隔开，
其中，所述栅极堆叠结构包括设置在同一平面上并且在平行于所述第二基底的上表面的方向上彼此分隔开的多个下栅电极、设置在所述多个下栅电极上的中间栅电极以及设置在所述中间栅电极上并且在平行于所述第二基底的所述上表面的所述方向上彼此分隔开的多个上栅极，
所述多个下栅电极分别电连接到所述多个第一外围连接插塞。
20.如权利要求19所述的三维半导体装置，所述三维半导体装置还包括：
多个主分离结构，穿过所述栅极堆叠结构并且在平行于所述第二基底的所述上表面的方向上延伸；以及
第二外围连接插塞，顺序地穿过所述栅极堆叠结构和所述第二基底以延伸到所述外围电路结构中。
21.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在第一基底上，其中，所述外围电路结构包括多个外围互连件；
第二基底，设置在所述外围电路结构上；
栅极堆叠结构，设置在所述第二基底上并且包括堆叠在垂直于所述第二基底的上表面的方向上的多个栅电极；
第一通过区，设置在所述第二基底上并且位于所述栅极堆叠结构与所述第一基底之间；
第二通过区，设置在所述第二基底和所述栅极堆叠结构中并且位于所述外围电路结构与栅极互连件之间；以及
第一外围连接插塞，设置在所述第一通过区中并且使所述栅极堆叠结构连接到所述多个外围互连件的第一外围互连件。
22.如权利要求21所述的三维半导体装置，所述三维半导体装置还包括设置在所述第二通过区中并且使所述栅极堆叠结构连接到所述多个外围互连件的第二外围互连件的第二外围连接插塞。
23.如权利要求22所述的三维半导体装置，其中，所述第一外围连接插塞连接到所述栅极堆叠结构的最下栅电极。
24.如权利要求23所述的三维半导体装置，其中，所述第二外围连接插塞连接到所述栅极堆叠结构的最上栅电极。
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