JP2010034109A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】占有面積を縮小化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルＭＣを有するメモリセルアレイ層４００と、メモリセルアレイ層４００の下層に位置し且つメモリセルＭＣに印加する電圧を制御する制御回路層２００と、制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００とを備える。メモリセルアレイ層４００は、メモリセルＭＣを有する第１メモリセル領域４０Ａと、接続配線部５００が設けられた接続領域４０Ｃとを備える。第１メモリセル領域４０Ａは、ロウ方向に第１のピッチをもって繰り返し形成されている。接続領域４０Ｃは、ロウ方向に隣り合う第１メモリセル領域４０Ａの間においてカラム方向に第２のピッチをもって繰り返し形成されている。
【選択図】図１

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

半導体記憶装置においては、近年１チップに書き込めるデータ量を増やすべく、ビット数（メモリセルの数）を増加させる傾向にある。そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した構造（以下、３Ｄ積層型セル構造）を有する半導体記憶装置が多数提案されている（特許文献１乃至３参照）。

また、書き込み等に高電圧を有するＥＥＰＲＯＭにおいては、その高電圧に耐えうるＨＶ系トランジスタが必ず必要となる。しかしながら、書き込み電圧を低下させることは難しく、ＨＶ系トランジスタはシュリンクすることが出来ない。さらに、例えば、ＨＶ系トランジスタをワード線に接続される転送ゲートトランジスタに用いた場合、その数は、ワード線の数と同数必要である。したがって、ＨＶ系トランジスタの占有面積により、チップ全体の占有面積を縮小させることは、困難である。特に、３Ｄ積層型セル構造を形成した場合に、ＨＶ系トランジスタの占有面積は、問題となる。
特開２００７−２６６１４３号 米国特許第５５９９７２４号 米国特許第５７０７８８５号

本発明は、占有面積を縮小化した不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルを有するメモリセルアレイ層と、前記メモリセルアレイ層の下層に位置し且つ前記メモリセルに印加する電圧を制御する制御回路層と、前記制御回路層と前記メモリセルアレイ層とを電気的に接続する接続配線部とを備える不揮発性半導体記憶装置であって、前記メモリセルアレイ層は、前記メモリセルを有する第１メモリセル領域と、前記接続配線部が設けられる接続領域とを備え、前記第１メモリセル領域は、積層方向に直交する第１方向に第１のピッチをもって繰り返し形成され、前記接続領域は、前記メモリセル領域において前記積層方向及び前記第１方向に直交する第２方向に第２のピッチをもって繰り返し形成されていることを特徴とする。

本発明は、占有面積を縮小化した不揮発性半導体記憶装置を提供することが可能となる。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。

［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、半導体基板１００、半導体基板１００の上部に順次形成された制御回路層２００、支持層３００、及びメモリセルアレイ層４００を有する。メモリセルアレイ層４００は、メモリセルアレイを有する。また、不揮発性半導体記憶装置１００は、制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００を有する。接続配線部５００は、支持層３００を貫通してメモリセルアレイ層４００に延び、メモリセルアレイに接続されている。

制御回路層２００は、メモリセルアレイ層４００の動作を制御する制御回路として機能する。制御回路層２００は、メモリセルアレイ層４００に含まれるメモリセルに印加する電圧を制御する機能を有する。制御回路層２００は、例えば、ローデコーダからメモリセルのワード線に高電圧を転送する転送トランジスタを有する。制御回路層２００は、一例として、ローデコーダ部２００Ａ、及びセンスアンプ部２００Ｂ等を含む。ローデコーダ部２００Ａは、メモリセルアレイ層４００に設けられたワード線ＷＬ（後述する図２Ａ及び図２Ｂ参照）の電位を”Ｈ（ハイレベル）”又は”Ｌ（ローレベル）”に駆動するローデコーダとして機能する。センスアンプ部２００Ｂは、メモリセルアレイ層４００のビット線ＢＬ（後述する図２Ａ及び図２Ｂ参照）からの信号を検知増幅するセンスアンプとして機能する。なお、制御回路層２００は、ローデコーダ部２００Ａ、及びセンスアンプ部２００Ｂの他、例えば、カラムデコーダ等として機能する部分を有することができる。

メモリセルアレイ層４００は、図１に示すように、第１メモリセル領域４０Ａ、第１非メモリセル領域４０Ｂ、及び接続領域４０Ｃを有する。

第１メモリセル領域４０Ａは、Ｕ字状の３Ｄ積層型セル構造のメモリユニットＵｔ（メモリセルＭＣ）を有する領域である。このメモリユニットＵｔの集合によりメモリセルアレイが構成される。一方、非メモリセル領域４０Ｂは、メモリユニットＵｔ（メモリトセルＭＣ）を有していない領域である。接続領域４０Ｃは、非メモリセル領域４０Ｂの一部に規則的に設けられメモリセルアレイ層４００の下層に形成された制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００が設けられている（通過する）領域である。

（第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ層４００の回路構成）
次に、図２Ａを参照して、メモリセルアレイ層４００の回路構成について説明する。メモリセルアレイ層４００は、所謂、ＮＡＮＤ型フラッシュメモリである。

図２Ａに示すように、データの消去単位である１つのメモリユニットＵｔは、電気的に書き換え可能であり且つ直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ、及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。なお、図２Ａに示す例では、８個のメモリセルＭＣが、直列接続され、１つのメモリユニットＵｔを形成している。なお、図２Ａにおいて、メモリセルＭＣは、８個であるが、その他の数としても良いことは言うまでもない。

メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートＣＧ０〜ＣＧ７には、ワード線ＷＬ０〜ＷＬ７が接続されている。ソース側選択トランジスＳＳＴのゲート端子には、ソース側選択ゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側選択トランジスタＳＤＴのゲート端子には、ドレイン側選択ゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬ０〜ＢＬｉが接続されている。

ソース側選択ゲート線ＳＧＳＬは、ソース側選択トランジスタＳＳＴのオン／オフを制御するために用いられる。また、ドレイン側選択ゲート線ＳＧＤＬは、ドレイン側選択トランジスタＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ，及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、メモリユニットＵｔ内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。

このメモリユニットＵｔが、ロウ方向（ワード線の延びる方向）に複数個配列されてメモリブロックＢｃが構成されている。１個のメモリブロックＢｃの中で同じワード線ＷＬに接続された複数のメモリセルＭＣは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。

複数のメモリブロックＢｃは、カラム方向（ビット線の延びる方向）に複数個配列される。また、複数個のメモリブロックＢｃは、順番に折り返されるように配列される。すなわち、任意のメモリブロックＢｃと、この任意のメモリブロックＢｃの一方に隣接するメモリブロックＢｃとは、ドレイン側選択トランジスタＳＤＴが向き合うように配置されている。上記任意のメモリブロックＢｃとこの任意にメモリブロックＢｃの他方に隣接するメモリブロックＢｃとは、ソース側選択トランジスタＳＳＴが向き合うように配置されている。

（第１実施形態に係る不揮発性半導体記憶装置のメモリユニットＵｔの概略構成）
次に、図２Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置のメモリユニットＵｔの概略構成を説明する。図２Ｂは、第１実施形態に係る不揮発性半導体記憶装置のメモリユニットＵｔを示す概略斜視図である。

メモリユニットＵｔは、図２Ｂに示すように、メモリセルアレイ層４００において、ロウ方向及びカラム方向に所定ピッチを設けてマトリクス状に配置されている。図２Ｂにおいては、一例として、２行２列のメモリユニットＵｔを示している。メモリユニットＵｔは、ワード線ＷＬ０〜ＷＬ７、ソース側選択ゲート線ＳＧＳＬ、ドレイン側選択ゲート線ＳＧＤＬ、Ｕ字状半導体Ｓｅ、第１コンタクト電極Ｃ１、及び第２コンタクト電極Ｃ２を有する。

ワード線ＷＬ０〜ＷＬ７は、ロウ方向に延びる矩形板状に形成されている。ワード線ＷＬ０〜ＷＬ７は、ロウ方向に並ぶ複数のメモリユニットＵｔで共有されている。ワード線ＷＬ０〜ＷＬ３は、絶縁分離されて順次積層されている。ワード線ＷＬ４〜ＷＬ７は、積層分離されて順次積層されている。ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７は、カラム方向に所定ピッチを設けて離間して形成されている。ワード線ＷＬ０とワード線ＷＬ４は、同層に形成されている。ワード線ＷＬ１とワード線ＷＬ５は、同層に形成されている。ワード線ＷＬ２とワード線ＷＬ６は、同層に形成されている。ワード線ＷＬ３とワード線ＷＬ７は、同層に形成されている。

ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、ロウ方向に延びる矩形板状に形成されている。ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、ロウ方向に並ぶ複数のメモリユニットＵｔで共有されている。ソース側選択ゲート線ＳＧＳＬは、ワード線ＷＬ３の上層に絶縁分離されて形成されている。ドレイン側選択ゲート線ＳＧＤＬは、ワード線ＷＬ７の上層に絶縁分離されて形成されている。ソース側選択ゲート線ＳＧＳＬとドレイン側選択ゲート線ＳＧＤＬは、同層に形成されている。

Ｕ字状半導体Ｓｅは、各メモリユニットＵｔに設けられている。Ｕ字状半導体Ｓｅは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体Ｓｅは、ワード線ＷＬ０〜ＷＬ３及びソース側選択ゲート線ＳＧＳＬと、ワード線ＷＬ４〜ＷＬ７及びドレイン側選択ゲート線ＳＧＤＬとの間に設けられている。

Ｕ字状半導体Ｓｅの側部とワード線ＷＬ０〜ＷＬ３との間、及びＵ字状半導体Ｓｅの側部とワード線ＷＬ４〜ＷＬ７との間には、電荷を蓄積可能な電荷蓄積層が設けられている。このような構成により、Ｕ字状半導体Ｓｅの側部は、ワード線ＷＬ０〜ＷＬ７と共にメモリセルＭＣ０〜ＭＣ７を構成する。

Ｕ字状半導体Ｓｅの側部とソース側選択ゲート線ＳＧＳＬとの間、及びＵ字状半導体Ｓｅの側部とドレイン側選択ゲート線ＳＧＤＬとの間には、絶縁層が設けられている。このような構成により、Ｕ字状半導体Ｓｅの側部は、ソース側選択ゲート線ＳＧＳＬと共にソース側選択トランジスタＳＳＴを構成する。また、Ｕ字状半導体Ｓｅの側部は、ドレイン側選択ゲート線ＳＧＤＬと共にドレイン側選択トランジスタＳＤＴを構成する。

第１コンタクトＣ１は、各メモリユニットＵｔに設けられている。第１コンタクトＣ１は、ソース側選択ゲート線ＳＧＳＬの上層であって、各Ｕ字状半導体Ｓｅの上部一端に接するように形成されている。

第２コンタクトＣ２は、各メモリユニットＵｔに設けられている。第２コンタクトＣ２は、ドレイン側選択ゲート線ＳＧＤＬの上層であって、各Ｕ字状半導体Ｓｅの上部他端に接するように形成されている。

第１コンタクトＣ１の上面には、ソース線ＳＬが形成されている。ソース線ＳＬは、ワード線ＷＬ０〜ＷＬ７と同様にロウ方向に延びるように形成されている。ソース線ＳＬは、ロウ方向に並ぶ複数のメモリユニットＵｔで共有されている。

第２コンタクトＣ２の上面には、上層に延びる柱状のプラグ線ＰＬが形成されている。プラグ線ＰＬの上部には、カラム方向に延びるビット線ＢＬが形成されている。ビット線ＢＬは、カラム方向に並ぶ複数のメモリユニットＵｔで共有されている。

（第１実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３〜図１２を参照して、第１実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、上述したビット線ＢＬの延びる方向をカラム方向とし、上述したソース線ＳＬの延びる方向をロウ方向とする。また、図３〜図１２において特に図示していない領域は、層間絶縁層が存在するものとして説明する。

図３は、本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ層４００の概略上面図である。図４は、図３のＡ部拡大図であり、図５は、図３のＢ部拡大図である。図６及び図７は、図５の一部省略図である。詳しくは、図６は、後述する第１ソース線導電層４０３、第２ソース線導電層４０４、及びビット線導電層４０５を省略した図である。また、図７は、図５から後述する第１ソース線導電層４０３、第２ソース線導電層４０４、ビット線導電層４０５、及び上部接続配線層５０２を省略した図である。図８〜図１２は、図５のＩ−Ｉ’〜Ｖ−Ｖ’断面図である。

先ず、半導体基板１００、及び制御回路層２００の具体的構成を説明する。半導体基板１００は、シリコン（Ｓｉ）にて構成されている。半導体基板１００は、図１０〜図１２に示すように、その表面に所定の間隔を設けて形成された拡散層１０１を有する。拡散層１０１は、半導体基板１００に注入されたｐ型又はｎ型の不純物イオンにて構成されている。また、基板１００は、拡散層１０１の間を絶縁する素子分離絶縁層１０２を有する。

制御回路層２００は、図１０〜図１２に示すように、ゲート絶縁層２０１、及びゲート導電層２０２を有する。ゲート絶縁層２０１は、隣接する一対の拡散層１０１の上面を跨ぐように形成されている。ゲート導電層２０２は、ゲート絶縁層２０１の上面に接するように形成されている。ゲート絶縁層２０１は、酸化シリコン（ＳｉＯ_２）にて構成されている。ゲート導電層２０２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

つまり、制御回路層２００において、ゲート導電層２０２、及び拡散層１０１は、そのゲート導電層２０２を制御ゲート、その拡散層１０１をソース／ドレインとする高電圧トランジスタＴｒを構成する。この高電圧トランジスタＴｒは、例えば前述の転送ゲートトランジスタである。この高電圧トランジスタＴｒは、上述したローデコーダ２００Ａ、及びセンスアンプ２００Ｂ等に用いられる。また、高電圧トランジスタＴｒは、転送ゲートトランジスタとして接続配線部５００（図１）を介して、後述する第１〜第４ワード線導電層４０１ａ〜４０１ｄに接続される。接続配線部５００は、図９〜図１２に示すように、下部接続配線層５０１、上部接続配線層５０２、第１接続プラグ層５０３ａ、第２接続プラグ層５０３ｂ、第１接続プラグ層５０４ａ、５０４ｂ、第２接続プラグ層５０４ｃ、第１接続プラグ層５０５ａ、５０５ｂ、第２接続プラグ層５０５ｃ、第１接続プラグ層５０６ａ、５０６ｂ、及び第２接続プラグ層５０６ｃから構成されている。接続配線部５００の詳しい構成については、後述する。

支持層３００は、図８〜図１２に示すように所定厚さの絶縁層を介して制御回路層２００の上部に形成されている。支持層３００は、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）にて構成されている。

メモリセルアレイ層４００は、前述したように、第１メモリセル領域４０Ａ、第１非メモリセル領域４０Ｂ、及び接続領域４０Ｃを有する。

また、前述したように、第１メモリセル領域４０Ａは、メモリセルＭＣを有する領域である。一方、非メモリセル領域４０Ｂは、メモリセルＭＣを有していない領域である。接続領域４０Ｃは、第１非メモリセル領域４０Ｂの一部に規則的に設けられ、メモリセルアレイ層４００の下層に形成された制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００（図１）が設けられている（通過する）領域である。

具体的に、第１メモリセル領域４０Ａは、図３及び図４に示すように、ロウ方向に第１のピッチｐ１をもって繰り返し形成されている。第１メモリセル領域４０Ａは、ロウ方向に第１長さＬ１（Ｌ１＜ｐ１）をもつように形成されている。非メモリセル領域４０Ｂは、第１メモリセル領域４０Ａの間にロウ方向に第２長さＬ２（Ｌ２＝ｐ１−Ｌ１）をもつように形成されている。なお、上記構成を換言すると、第１メモリセル領域４０Ａ、非メモリセル領域４０Ｂは、ロウ方向に繰り返し交互に設けられている。

接続領域４０Ｃは、非メモリセル領域４０Ｂ内においてロウ方向に第１のピッチｐ１をもつように設けられている。加えて、接続領域４０Ｃは、カラム方向に第２のピッチｐ２をもつように形成されている。また、ロウ方向に隣り合う接続領域４０Ｃ（例えば、図３の４０Ｃ１、４０Ｃ２）は、各々カラム方向の異なる位置に形成されている（ロウ方向に並ばず、カラム方向にシフトしている）。

第１メモリセル領域４０Ａには、ロウ方向を長手方向としてソース線ＳＬ及びワード線ＷＬが配設されている。また、第１メモリセル領域４０Ａには、カラム方向を長手方向としてビット線ＢＬが配設されている。また、第１メモリセル領域４０Ａには、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬとの交差部にメモリユニットＵｔが構成されている。

このようなメモリセルアレイ層４００における接続領域４０Ｃの形成パターンにより、メモリセルアレイ層４００の端部に限らず、接続配線部５００を設けることができる。さらに、接続領域４０Ｃは、各々カラム方向の異なる位置に形成されているので、配線パターンを煩雑にすることなく、カラム方向に並ぶワード線ＷＬ０〜ＷＬ７に均等に接続配線部５００を設けることができる。

メモリセルアレイ層４００は、図５〜図１２に示すように、下層から上層へと、ワード線ＷＬ０〜ＷＬ７となる第１〜第４ワード線導電層（第１導電層）４０１ａ〜４０１ｄ、ワード線上部絶縁層４０２、及びソース線ＳＬとしての第１ソース線導電層（第２導電層）４０３を有する。また、メモリセルアレイ層４００は、第１ソース線導電層４０３の上層に、ソース線ＳＬとしての第２ソース線導電層４０４（第３導電層）、及びビット線ＢＬとしてのビット線導電層（第４導電層）４０５を有する。

第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、図８〜図１２に示すようにロウ方向に延びるように形成されている。第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、カラム方向に同一の幅をもつ板状に形成される。また、第１〜第４ワード線導電層４０１ａ〜４０１ｄ及びワード線上部絶縁層４０２は、各々の間に層間絶縁層を介してカラム方向の端部を揃えるように積層されている。更に、第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、カラム方向に所定のピッチを設けて配列されている。

また、第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、図７に示すように、ロウ方向に並ぶ第１メモリセル領域４０Ａにおいて、ロウ方向に直線状に形成されている。ただし、第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、図７に示すように、接続領域４０Ｃにてカラム方向に隣接する非メモリセル領域４０Ｂ）において、接続領域４０Ｃを避けるようにカラム方向に湾曲して形成されている。すなわち、第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、配線領域４０Ｃを中心として対称となるように湾曲している。図７では、ワード線上部絶縁層４０２のみが、図示されているが、第１〜第４ワード線導電層４０１ａ〜４０１ｄも、その下層でワード線上部絶縁層４０２と同じように湾曲している。

また、第１〜第４ワード線導電層４０１ａ〜４０１ｄ、及びワード線上部絶縁層４０２は、図１０に示すように、接続領域４０Ｃにおいて、階段状に形成された階段部４１５を有する。つまり、第２〜第４ワード線導電層４０１ｂ〜４０１ｄ、及びワード線上部絶縁層４０２は、接続領域４０Ｃのロウ方向の中心を中央として、ロウ方向に所定長さＷ２〜Ｗ５（Ｗ２＜Ｗ３＜Ｗ４＜Ｗ５））に亘って破断されている。

第１〜第４ワード線導電層４０１ａ〜４０１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ワード線上部絶縁層４０２は、酸化シリコン（ＳｉＯ_２）にて構成されている。

第１ソース線導電層４０３は、後述するＵ字状半導体層４１３（メモリユニットＵｔのＵ字状半導体Ｓｅ）のＵ字部の一端に電気的に接続されている。第１ソース線導電層４０３は、図５に示すように、第１メモリセル領域４０Ａに設けられている。第１ソース線導電層４０３は、カラム方向に並ぶ２ｎ番目（或いは２ｎ＋１番目（ｎは自然数））のワード線上部絶縁層４０２の上層（第１〜第４ワード線導電層４０１ａ〜４０１ｄの上層）に設けられている。第１ソース線導電層４０３は、カラム方向に並ぶワード線上部絶縁層４０２に対して、とびとびに設けられている。第１ソース線導電層４０３は、カラム方向にワード線上部絶縁層４０２と略同等の幅を有し、ロウ方向に延びる矩形板状に形成されている。

第１ソース線導電層４０３は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

第２ソース線導電層４０４には、第１ソース線導電層４０３を介してＵ字状半導体層４１３（メモリユニットＵｔのＵ字状半導体Ｓｅ）のＵ字部の一端に電気的に接続されている。第２ソース線導電層４０４は、図５に示すように、ロウ方向に隣り合う第１メモリセル領域４０Ａを跨ぐ領域（非メモリセル領域４０Ｂ及び接続領域４０Ｃを含む領域）に設けられている。第２ソース線導電層４０４は、第１ソース線導電層４０３とカラム方向に整合する位置で、その第１ソース線導電層４０３上層にロウ方向に延びるように形成されている。第２ソース線導電層４０４は、カラム方向にワード線上部絶縁層４０２と略同等の幅を有し、ロウ方向に延びる矩形板状に形成されている。第２ソース線導電層４０４は、上方から示してそのロウ方向の両端が第１ソース線導電層４０３のロウ方向の端部と整合するように形成されている。第２ソース線導電層４０４のロウ方向の両端は、非メモリセル領域４０Ｂを挟んでロウ方向に並ぶ２つの第１ソース線導電層４０３のロウ方向の端部とソース線接続プラグ層４０４ａにて接続されている（図５及び図１０参照）。

第２ソース線導電層４０４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース線接続プラグ層４０４ａは、タングステン（Ｗ）等にて構成されている。

ビット線導電層４０５には、Ｕ字状半導体層４１３（メモリユニットＵｔのＵ字状半導体Ｓｅ）の他端に電気的に接続されている。ビット線導電層４０５は、図５、図１０〜図１２に示すように、第１メモリセル領域４０Ａに設けられている。ビット線導電層４０５は、ロウ方向に所定ピッチを設けて形成されている。換言すると、ビット線導電層４０５は、カラム方向に延びロウ方向に繰り返し設けられたストライプ状に形成されている。ビット線導電層４０５の下方には、下方に延びるビット線プラグ層４０５ａが設けられている。ビット線プラグ層４０５ａは、その下面を後述する第２コンタクト層４０７（図８参照）に接続するように形成されている。

ビット線導電層４０５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ビット線導電層４０５は、上述したビット線ＢＬとして機能する。ビット線プラグ層４０５ａは、タングステン（Ｗ）等にて構成されている。

また、図５〜図８に示すように、メモリセルアレイ層４００の第１メモリセル領域４０Ａにて、カラム方向に隣接する一対の第１〜第４ワード線導電層４０１ａ〜４０１ｄは、以下に示す構成と共に上述したメモリユニットＵｔを構成する。

メモリユニットＵｔは、図８に示すように、第１〜第４ワード線導電層４０１ａ〜４０１ｄの他、第１コンタクト層４０６、第２コンタクト層４０７、ソース側ゲート導電層４０８、ドレイン側ゲート導電層４０９、ソース側ゲート絶縁層４１０、ドレイン側ゲート絶縁層４１１、メモリゲート絶縁層４１２、及びＵ字状半導体層４１３にて構成される。第１コンタクト層４０６は、上述した第１コンタクトＣ１として機能する。第２コンタクト層４０７は、上述した第２コンタクトＣ２として機能する。ソース側ゲート導電層４０８は、上述したソース側選択ゲート線ＳＧＳＬとして機能する。ドレイン側ゲート導電層４０９は、上述したドレイン側選択ゲート線ＳＧＤＬとして機能する。Ｕ字状半導体層４１３は、上述したＵ字状半導体Ｓｅとして機能する。

第１コンタクト層４０６、及び第２コンタクト層４０７は、第１メモリセル領域４０Ａにおけるワード線上絶縁層４０２の上面に形成されている。第１コンタクト層４０６は、第１ソース線導電層４０３の下面に接するように形成されている。第２コンタクト層４０７は、ビット線プラグ層４０５ａに接するように形成されている。第１コンタクト層４０６、及び第２コンタクト層４０７は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

ソース側ゲート導電層４０８及びドレイン側ゲート導電層４０９は、第１〜第４ワード線導電層４０１a〜４０１ｄと略同様に形成されている。つまり、ソース側ゲート導電層４０８及びドレイン側ゲート導電層４０９は、カラム方向に所定の幅を有し、且つロウ方向に延びるように形成されている。また、ソース側ゲート導電層４０８及びドレイン側ゲート導電層４０９は、カラム方向に所定ピッチを設けて形成されている。ソース側ゲート導電層４０８は、第１コンタクト層４０６の下方に位置するワード線上絶縁層４０２と第４ワード線導電層４０１ｄとの間に層間絶縁層を介して形成されている。ドレイン側ゲート導電層４０９は、第２コンタクト層４０７の下方に位置するワード線上絶縁層４０２と第４ワード線導電層４０１ｄとの間に層間絶縁層を介して形成されている。ソース側ゲート導電層４０８及びドレイン側ゲート導電層４０９は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

ソース側ゲート絶縁層４１０は、ソース側ゲート導電層４０８の一方のカラム方向側の側面に形成されている。ドレイン側ゲート絶縁層４１１は、ソース側ゲート導電層４０８とＵ字状半導体層４１３及び層間絶縁層を介して対向するようにドレイン側ゲート導電層４０９の一方のカラム方向側の側面に形成されている。ソース側ゲート絶縁層４１０及びドレイン側ゲート絶縁層４１１は、酸化シリコン（ＳｉＯ_２）にて構成されている。

メモリゲート絶縁層４１２は、ソース側ゲート絶縁層４１０の下方及びドレイン側ゲート絶縁層４１１の下方に形成されている。メモリゲート絶縁層４１２は、第１〜第４ワード線導電層４０１ａ〜４０１ｄの側面に形成されている。メモリゲート絶縁層４１２は、第１〜第４ワード線導電層４０１ａ〜４０１ｄの側面から、高誘電絶縁膜、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）を積層させて構成されている。メモリゲート絶縁層４１２は、印加電圧に伴い、窒化シリコン（ＳｉＮ）に電荷を蓄積する電荷蓄積層として機能する。

Ｕ字状半導体層４１３は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４１３は、ワード線上絶縁層４０２、ソース側ゲート絶縁層４１０の側面、ドレイン側ゲート絶縁層４１１の側面、及びメモリゲート絶縁層４１２の側面に接するように形成されている。すなわち、Ｕ字状半導体層４１３は、第１柱状部４１３ａ、第２柱状部４１３ｂ、及び下端部４１３ｃを有する。第１柱状部４１３ａは、第１コンタクト層４０６の下面から、第４〜第１ワード線導電層４０１ｄ〜４０１ａの側面に接して下方に延びるように形成されている。第２柱状部４１３ｂは、第２コンタクト層４０７の下面から、第４〜第１ワード線導電層４０１ｄ〜４０１ａの側面に接して下方に延びるように形成されている。下端部４１３ｃは、第１柱状部４１３ａの下端と第２柱状部４１３ｂの下端とを接続するように形成されている。Ｕ字状半導体層４１３は、ポリシリコン（ｐ−Ｓｉ）、或は単結晶シリコンにて構成されている。

接続配線部５００は、第１〜第４ワード線導電層４０１ａ〜４０１ｄの階段部４１５と制御回路層２００を接続するように構成されている。接続配線部５００は、図６、図９〜図１２に示すように、下部接続配線層５０１、及び上部接続配線層５０２を有する。下部接続配線層５０１は、ポリシリコン（ｐ−Ｓｉ）、或はタングステン（Ｗ）等、及び上部接続配線層５０２は、タングステン（Ｗ）等にて構成されている。

下部接続配線層５０１は、図９〜図１２に示すように、制御回路層２００に形成されている。下部接続配線層５０１は、ゲート導電層２０２より上層であって、支持層３００より下層に層間絶縁層を介して形成されている。下部接続配線層５０１は、第１〜第７下部接続配線層５０１ａ〜５０１ｇを有する。第１〜第７下部接続配線層５０１ａ〜５０１ｇは、層間絶縁層にて各々絶縁分離され設けられている。また、第１〜第７下部接続配線層５０１ａ〜５０１ｇは、各々の一部が拡散層１０１の上層に位置するように形成されている。非メモリセル領域４０Ｂにおいて、第１〜第７下部接続配線層５０１ａ〜５０１ｇは、カラム方向に延び且つロウ方向に所定ピッチを設けて形成されている。

第１下部接続配線層５０１ａの下面には、図１２に示すように、その下面から下方へ延びる接続プラグ層５０１ａａが設けられている。接続プラグ層５０１ａａの下面は、拡散層１０１に接するように形成されている。その他、第２〜第７下部接続配線層５０１ｂ〜５０１ｇの下面には、その下面から下方へ延びる接続プラグ層が設けられている。同様に、それら接続プラグ層の下面は、拡散層１０１に接するように形成されている（図示略）。

上部接続配線層５０２は、図６、図９〜図１２に示すように、メモリセルアレイ層４００の第１非メモリセル領域４０Ｂに形成されている。上部接続配線層５０２は、第１〜第４上部接続配線層５０２ａ〜５０２ｄにて構成されている。

第１上部接続配線層５０２ａは、図６に示すように、上方から示してカラム方向に延びる矩形板状に形成されている。第１上部接続配線層５０２ａの長手方向の一端は、第１ワード線導電層４０１ａの階段部４１５（第２〜第４ワード線導電層４０１ｂ〜４０１ｄ及びワード線上導電層４０２が破断された領域）の上部に整合するように形成されている。

第１上部接続配線層５０２ａの下面には、図６、図７、図９〜図１２に示すように、第１接続プラグ層５０３ａ及び第２接続プラグ層５０３ｂが設けられている。第１接続プラグ層５０３ａは、第１上部接続配線層５０２ａの一端側に形成されている。第１接続プラグ層５０３ａは、積層方向に沿って下方へ延び且つ第１ワード線導電層４０１ａの上面に接するように形成されている。第２接続プラグ層５０３ｂは、第１上部接続配線層５０２ａの他端側に形成されている。第２接続プラグ層５０３ｂは、積層方向に沿って下方へ延び、支持層３００を貫通して且つ第４下部接続配線層５０１ｄに接するように形成されている。

第２上部接続配線層５０２ｂは、図６に示すように、上方から示して第１上部接続配線層５０２ａと第３上部接続配線層５０２ｃとに挟まれるように形成されている。第２上部接続配線層５０２ｂは、上方から示して接続領域４０Ｃのロウ方向及びカラム方向の中心に開口を向けるコの字状に形成されている。

第２上部接続配線層５０２ｂのカラム方向の一端は、第２ワード線導電層４０１ｂの階段部４１５（第３，第４ワード線導電層４０１ｃ，４０１ｄ及びワード線上導電層４０２が破断された領域）の上部に整合する位置に形成されている。

第２上部接続配線層５０２ｂの下面には、図６、図７、図９〜図１２に示すように、第１接続プラグ層５０４ａ、５０４ｂ、及び第２接続プラグ層５０４ｃが設けられている。第１接続プラグ層５０４ａは、積層方向に沿って下方へ延び且つ第２ワード線導電層４０１ｂの階段部４１５の一方の上面に接するように形成されている。第１接続プラグ層５０４ｂは、積層方向に沿って下方へ延び且つ第２ワード線導電層４０１ｂの階段部４１５の他方の上面に接するように形成されている。第２接続プラグ層５０４ｃは、積層方向に沿って下方へ延び、支持層３００を貫通して且つ第３又は第５下部接続配線層５０１ｃ，５０１ｅの上面に接するように形成されている。

第３上部接続配線層５０２ｃは、図６に示すように、上方から示して第２上部接続配線層５０２ｂと第４上部接続配線層５０２ｄとに挟まれるように形成されている。第３上部接続配線層５０２ｃは、上方から示して接続領域４０Ｃのロウ方向及びカラム方向の中心に開口を向けるコの字状に形成されている。

第３上部接続配線層５０２ｃのカラム方向の一端は、第３ワード線導電層４０１ｃの階段部４１５（第４ワード線導電層４０１ｄ及びワード線上導電層４０２が破断された領域）の上部に整合する位置に形成されている。

第３上部接続配線層５０２ｃの下面には、図６、図７、図９〜図１２に示すように、第１接続プラグ層５０５ａ、５０５ｂ、及び第２接続プラグ層５０５ｃが設けられている。第１接続プラグ層５０５ａは、積層方向に沿って下方へ延び且つ第３ワード線導電層４０１ｃの階段部４１５の一方の上面に接するように形成されている。第１接続プラグ層５０５ｂは、積層方向に沿って下方へ延び且つ第３ワード線導電層４０１ｃの階段部４１５の他方の上面に接するように形成されている。第２接続プラグ層５０５ｃは、積層方向に沿って下方へ延び、支持層３００を貫通して且つ第２又は第６下部接続配線層５０１ｂ，５０１ｆの上面に接するように形成されている。

第４上部接続配線層５０２ｄは、図６に示すように、上方から示して第３上部接続配線層５０２ｃを囲むように形成されている。第４上部接続配線層５０２ｄは、上方から示して接続領域４０Ｃのロウ方向及びカラム方向の中心に開口を向けるコの字状に形成されている。

第４上部接続配線層５０２ｄのカラム方向の一端は、第４ワード線導電層４０１ｄの階段部４１５（ワード線上導電層４０２が破断された領域）の上部に整合する位置に形成されている。

第４上部接続配線層５０２ｄの下面には、図６、図７、図９〜図１２に示すように、第１接続プラグ層５０６ａ、５０６ｂ、及び第２接続プラグ層５０６ｃが設けられている。第１接続プラグ層５０６ａは、積層方向に沿って下方へ延び且つ第４ワード線導電層４０１ｄの階段部４１５の一方の上面に接するように形成されている。第１接続プラグ層５０６ｂは、積層方向に沿って下方へ延び且つ第４ワード線導電層４０１ｄの階段部４１５の他方の上面に接するように形成されている。第２接続プラグ層５０６ｃは、積層方向に沿って下方へ延び、支持層３００を貫通して且つ第１又は第７下部接続配線層５０１ａ，５０１ｇの上面に接するように形成されている。

上記構成において、第２接続プラグ層５０３ｂ、５０４ｃ〜５０６ｃは、図７及び図９に示すように、第１〜第４ワード線導電層４０１ａ〜４０１ｄとの間に、カラム方向に所定の厚みを有する層間絶縁層にて構成された耐圧領域Ｈ１を設けるように形成されている。耐圧領域Ｈ１により、第２接続プラグ層５０３ｂ、５０４ｃ〜５０６ｃと第１〜第４ワード線導電層４０１ａ〜４０１ｄとの間でプログラム電圧等の耐圧を確保可能となる。

（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、上記のように構成をされた制御回路層２００、メモリセルアレイ層４００、及び接続配線部５００を有する。したがって、制御回路層２００は、メモリセルアレイ層４００の下層に形成されているので、不揮発性半導体記憶装置の全体の占有面積を縮小化することができる。

そして、メモリセルアレイ層４００は、上記のように配置されたメモリセル領域４０Ａ、及び接続領域４０Ｃを有する。したがって、接続配線部５００は、予め定められた接続領域４０Ｃのみで効率的にメモリセルアレイ層４００と制御回路層２００とを電気的に接続することができる。また、第１実施形態に係る不揮発性半導体記憶装置は、特別な配線や、工程を増やすことなく、製造可能である。

第１実施形態に係る不揮発性半導体記憶装置は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置は、上記製造工程にて説明したように、メモリセルＭＣとなる各層、ソース側選択トランジスタＳＳＴ、及びドレイン側選択トランジスタ層ＳＤＴとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置を製造することが可能である。

［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１３〜図２２を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。また、図１３〜図２２において特に図示していない領域は、層間絶縁層であるものとして説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図１３は、本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ層４００Ａの概略上面図である。図１４は、図１３のＣ部拡大図であり、図１５は、図１３のＤ部拡大図である。図１６及び図１７は、図１５の一部省略図である。詳しくは、図１６は、後述する第１ソース線導電層４０３、第２ソース線導電層４１４、及びビット線導電層４０５を省略した図である。また、図１７は、図１５から後述する第１ソース線導電層４０３、第２ソース線導電層４１４、ビット線導電層４０５、及び上部接続配線層５０２を省略した図である。図１８〜図２２は、図１５のＶＩ−ＶＩ’〜Ｘ−Ｘ’断面図である。

第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、メモリセルアレイ層４００Ａの構成が異なる。

メモリセルアレイ層４００Ａは、第１実施形態と同様の第１メモリセル領域４０Ａ、接続領域４０Ｃを有する。メモリセルアレイ層４００Ａは、図１３に示すように、第１実施形態と異なる第２非メモリセル領域４０Ｄを有する。また、メモリセルアレイ層４００Ａは、第１実施形態と異なり、さらに、第２メモリセル領域４０Ｅを有する。

第２非メモリセル領域４０Ｄは、図１３に示すように、上方から示して梯子型の形状に構成されている。第２非メモリセル領域４０Ｄは、カラム方向に延びる一対の第１領域４０Ｄａ、及び一対の第１領域４０Ｄａをつなぐようにロウ方向に延びる複数の第２領域４０Ｄｂを有する。第１領域４０Ｄａは、第１メモリセル領域４０Ａのカラム方向に延びる端部に沿うように形成されている。第２領域４０Ｄｂは、接続領域４０Ｃを含むように形成されている。

第２メモリセル領域４０Ｅは、図１３に示すように、ロウ方向に隣り合う第１メモリセル領域４０Ａの間に、カラム方向に第３のピッチｐ３を設けて繰り返し形成されている。換言すると、第２メモリセル領域４０Ｅは、第２非メモリセル領域４０Ｄの第１領域４０Ｄａ及び第２領域４０Ｄｂにて囲まれる領域に形成されている。

メモリセルアレイ層４００Ａは、図１５、図１８〜図２０に示すように、第１実施形態と異なる第２ソース線導電層４１４を有する。第２ソース線導電層４１４は、ビット線層４０５よりも上層に形成されている。第２ソース線導電層４１４は、その下面にソース線接続プラグ層４１４ａを有する。ソース線接続プラグ層４１４ａは、第１ソース線導電層４０３の上面に接続されている。

さらに、メモリセルアレイ層４００Ａは、第２ソース線導電層４１４がビット線層４０５の上層に形成されているので、第１実施形態と異なり、その第２ソース線導電層４１４と上部接続配線層５０２との間にも、ビット線層４０５が形成されている。ビット線層４０５は、接続領域４０Ｃ、第２メモリセル領域４０Ｅ、及び第２非メモリセル領域４０Ｄに跨るように形成されている。

また、メモリセルアレイ層４００Ａは、図１５〜図１８に示すように、第２メモリセル領域４０Ｅにおいて、ビット線層４０５の下面にビット線接続プラグ層４０５ｂを有する。ビット線接続プラグ層４０５ｂは、第１メモリセル領域４０Ａと同様のメモリユニットＵｔ’を構成する第２コンタクト層４０７’に接続されている（図１８参照）。

また、メモリセルアレイ層４００Ａは、第２メモリセル領域４０Ｅにおいて、第２ソース線導電層４１４の下面にソース線接続プラグ層４０４ｂを有する。ソース線接続プラグ層４０４ｂは、メモリユニットＵｔ’を構成する第１コンタクト層４０６’に接続されている（図１７参照）。

（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、上記構成を有するので、第１実施形態と同様の効果を奏することができる。

第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の構成に加えて、第２メモリセル領域４０Ｅを有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、さらにメモリセルＭＣの集積密度を高めることができる。

［その他実施形態］
以上、不揮発性半導体記憶装置の第１及び第２実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図である。 第１実施形態に係るメモリセルアレイ層４００の回路図である。 メモリユニットＵｔを示す概略斜視図である。 第１実施形態に係るメモリセルアレイ層４００の概略上面図である。 図３のＡ部拡大図である。 図３のＢ部拡大図である。 図３のＢ部拡大図である。 図３のＢ部拡大図である。 図５のＩ−Ｉ’断面図である。 図５のＩＩ−ＩＩ’断面図である。 図５のＩＩＩ−ＩＩＩ’断面図である。 図５のＩＶ−ＩＶ’断面図である。 図５のＶ−Ｖ’断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ層４００Ａの概略上面図である。 図１３のＣ部拡大図である。 図１３のＤ部拡大図である。 図１３のＤ部拡大図である。 図１３のＤ部拡大図である。 図１５のＶＩ−ＶＩ’断面図である。 図１５のＶＩＩ−ＶＩＩ’断面図である。 図１５のＶＩＩＩ−ＶＩＩＩ’断面図である。 図１５のＩＸ−ＩＸ’断面図である。 図１５のＸ−Ｘ’断面図である。

符号の説明

１００…半導体基板、２００…制御回路層、３００…支持層、４００…メモリセルアレイ層、５００…接続配線部、４０Ａ…第１メモリセル領域、４０Ｂ…第１非メモリセル領域、４０Ｃ…接続領域、４０Ｄ…第２非メモリセル領域、４０Ｅ…第２メモリセル領域。

Claims (5)

1. 電気的に書き換え可能であり且つ直列に接続されたメモリセルを有するメモリセルアレイ層と、前記メモリセルアレイ層の下層に位置し且つ前記メモリセルに印加する電圧を制御する制御回路層と、前記制御回路層と前記メモリセルアレイ層とを電気的に接続する接続配線部とを備える不揮発性半導体記憶装置であって、
   前記メモリセルアレイ層は、
   前記メモリセルを有する第１メモリセル領域と、
   前記接続配線部が設けられる接続領域と
   を備え、
   前記第１メモリセル領域は、
   積層方向に直交する第１方向に第１のピッチをもって繰り返し形成され、
   前記接続領域は、
   前記第１方向に隣り合う前記第１メモリセル領域の間において前記第１方向に直交する第２方向に第２のピッチをもって繰り返し形成されている
   ことを特徴とする不揮発半導体記憶装置。
2. 前記メモリセルアレイ層は
   複数層堆積され且つ積層方向に直交する第１方向に延びるように形成された第１導電層と、
   前記第１メモリセル領域において前記複数の第１導電層の側壁側に形成された半導体層と、
   前記第１メモリセル領域において前記第１導電層と前記半導体層との間に形成された電荷蓄積層と
   を備え、
   前記複数層積層された第１導電層は、前記接続領域にて階段状に形成された階段部を構成し、
   前記第１メモリセル領域及び前記接続領域における前記第１導電層は、前記第１方向に沿って直線状に形成され、
   前記第１方向に隣り合う前記第１メモリセル領域の間における前記第１導電層は、前記接続領域を避けるように前記第２方向側へ湾曲して形成され、
   前記接続配線部は、
   前記第１導電層の階段部と前記制御回路層に含まれる導電層とを接続するように構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記半導体層は、Ｕ字状の形状を有し、
   前記メモリセルアレイ層は、
   前記半導体層の一端に電気的に接続された第２導電層及び第３導電層と、
   前記半導体層の他端に電気的に接続された第４導電層と
   を備え、
   前記第２導電層は、前記第１メモリセル領域において前記第１導電層の上層に前記第１方向に延びるように形成され、
   前記第３導電層は、前記第１方向に隣り合う前記第１メモリセル領域を跨ぐ領域において前記第２導電層と前記第２方向に整合する位置で前記第２導電層の上層に前記第１方向に延びるように形成され、
   前記第４導電層は、前記第１メモリセル領域において前記第２方向に延びるように形成されている
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 前記メモリセルアレイ層は、
   前記メモリセルを有し且つ前記第１方向において隣り合う前記第１メモリセル領域の間に設けられた第２メモリセル領域を備え、
   前記第２メモリセル領域は、
   前記第２方向に第３のピッチを設けて繰り返し形成されている
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発半導体記憶装置。
5. 前記第３導電層は、前記第４導電層よりも上層に形成され、
   前記第４導電層は、前記第２メモリセル領域にも形成されている
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。

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