JP2016058713A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルアレイ構造と周辺回路を接続する接続部のスペース増大を抑制可能な半導体記憶装置の提供。
【解決手段】セルアレイ部２０と、セルアレイ部２０に隣接して設けられ、セルアレイ部２０の下方に配置された周辺回路部１２と電気的に接続された接続部２１と、を備える半導体記憶装置。セルアレイ部２０は、水平方向に延在する複数のワード線ＷＬと、垂直方向に延在する複数のビット線ＢＬとの交差部に、記憶素子として機能する可変抵抗層４０が設けられた構成を有する。接続部２１は、複数のワード線ＷＬと電気的に接続された基部が形成された下部配線層３０と、その上方に形成された中部配線層３１及び上部配線層３２を含む。下部配線層３０は、複数のワード線ＷＬと周辺回路部１２とを接続する第１の貫通電極５０と、中部配線層３１及び上部配線層３２の少なくとも一方と周辺回路部１２とを接続する第２の貫通電極５２と、を有する。
【選択図】図８

Description

本明細書に記載の実施形態は、半導体記憶装置に関する。
従来から、電圧の印加により抵抗値が変化する可変抵抗素子を、記憶素子として用いる半導体記憶装置が提案されている。また、従来から、基板に対し垂直方向に形成された第１の配線と、基板に対し水平方向に形成された第２の配線との交差部に、前述の可変抵抗素子を設けた立体型のメモリセルアレイ構造が知られている。
特開２０１３−１５３１２７号公報
メモリセルアレイ構造と周辺回路を接続する接続部のスペース増大を抑制可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、セルアレイ部と、前記セルアレイ部に隣接して設けられ、前記セルアレイ部の下方に配置された周辺回路部と電気的に接続された接続部と、を備える。前記セルアレイ部は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差し且つ積層方向である第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ビット線における前記ワード線と対向する側面に設けられ、前記ビット線及び前記ワード線の交差部において記憶素子として機能する可変抵抗層と、前記複数のワード線の上方の層に設けられ、前記ビット線を選択するための制御ゲートとして機能する複数の選択ゲート線と、前記複数の選択ゲート線の上方の層に設けられ、前記複数のビット線と前記制御ゲートを介して電気的に接続された複数のグローバルビット線と、を含む。前記接続部は、前記複数のワード線と電気的に接続された基部が形成された下部配線層と、前記下部配線層上に設けられ、前記セルアレイ部から延在する複数の選択ゲート線が形成された中部配線層と、前記中部配線層上に設けられ、前記複数のグローバルビット線と同じ配線層が形成された上部配線層と、を含む。前記下部配線層は、前記複数のワード線と、前記周辺回路部とを接続する第１の貫通電極と、前記中部配線層及び前記上部配線層の少なくとも一方と、前記周辺回路部とを接続する第２の貫通電極と、を有する。
一の実施形態に係る半導体記憶装置の製造方法は、複数の絶縁層及び複数のワード線層が交互に積層されたワード線積層構造を含む下部配線層を形成する工程と、前記下部配線層のうち、前記下部配線層の下方に配置された周辺回路部と接続される接続部において、前記下部配線層を上下に貫通する第１の貫通孔を形成する工程と、前記接続部において、前記下部配線層の上面から前記複数のワード線層の各層に到達する第２の貫通孔を形成する工程と、前記第１の貫通孔及び前記第２の貫通孔にビア材料を供給し、前記複数のワード線層と前記周辺回路部とを接続する第１の貫通電極と、前記下部配線層の上方に形成される配線層と前記周辺回路部と接続する第２の貫通電極と、をそれぞれ形成する工程と、前記下部配線層のうち、前記接続部に第１の方向で隣接するセルアレイ部において、前記ワード線積層構造をパターニングし、前記第１方向に延在する複数のワード線を、前記第１方向と交差する第２方向に所定の間隔を空けて形成する工程と、前記複数のワード線の側面に、記憶素子として機能する可変抵抗層を形成する工程と、前記可変抵抗層の間に、前記第１の方向及び前記第２の方向に対し交差する積層方向である第３の方向に延在する複数のビット線を、前記第１方向及び前記第２方向に所定の間隔を空けて形成する工程と、前記下部配線層の上方に、前記セルアレイ部及び前記接続部に跨って形成され、前記ビット線を選択するための制御ゲートとして機能する複数の選択ゲート線を含む中部配線層を形成する工程と、前記中部配線層の上方に、前記複数のビット線と前記制御ゲートを介して電気的に接続された複数のグローバルビット線を含む上部配線層を形成する工程と、前記中部配線層及び前記中部配線層及び前記上部配線層の少なくとも一方と、前記第２の貫通電極とを接続する工程と、を備える。
第１の実施形態に係る半導体記憶装置の全体ブロック図である。 半導体記憶装置の外観斜視図である。 メモリセル部の外観斜視図である。 セルアレイ部の一部を示す外観斜視図である。 セルアレイ部を上方（基板と反対側）から見た平面図である。 セルアレイ部を下方（基板側）から見た平面図である。 セルアレイ部の断面模式図である。 動作時の印加電圧を示す表である。 接続部の外観斜視図である。 下部配線層の平面模式図である。 セルアレイ部の製造工程を示す図（その１）である。 セルアレイ部の製造工程を示す図（その２）である。 セルアレイ部の製造工程を示す図（その３）である。 セルアレイ部の製造工程を示す図（その４）である。 セルアレイ部の製造工程を示す図（その５）である。 セルアレイ部の製造工程を示す図（その６）である。 セルアレイ部の製造工程を示す図（その７）である。 セルアレイ部の製造工程を示す図（その８）である。 セルアレイ部の製造工程を示す図（その９）である。 セルアレイ部の製造工程を示す図（その１０）である。 セルアレイ部の製造工程を示す図（その１１）である。 セルアレイ部の製造工程を示す図（その１２）である。 セルアレイ部の製造工程を示す図（その１３）である。 セルアレイ部の製造工程を示す図（その１４）である。 セルアレイ部の製造工程を示す図（その１５）である。 接続部の製造工程を示す図（その１）である。 接続部の製造工程を示す図（その２）である。 接続部の製造工程を示す図（その３）である。 接続部の製造工程を示す図（その４）である。 接続部の製造工程を示す図（その５）である。 接続部の製造工程を示す図（その６）である。 接続部の製造工程を示す図（その７）である。 接続部の製造工程を示す図（その８）である。 接続部の製造工程を示す図（その９）である。 接続部の製造工程を示す図（その１０）である。 接続部の製造工程を示す図（その１１）である。 接続部の製造工程を示す図（その１２）である。 接続部の製造工程を示す図（その１３）である。 接続部の製造工程を示す図（その１４）である。 接続部の製造工程を示す図（その１５）である。 接続部の製造工程を示す図（その１６）である。 接続部の製造工程を示す図（その１７）である。 接続部の製造工程を示す図（その１８）である。 接続部の製造工程を示す図（その１９）である。 接続部の製造工程を示す図（その２０）である。 接続部の製造工程を示す図（その２１）である。 接続部の製造工程を示す図（その２２）である。 接続部の製造工程を示す図（その２３）である。 接続部の製造工程を示す図（その２４）である。 接続部の内部構造を説明する斜視図である。 接続部における階段構造の製造工程を示す図（その１）である。 接続部における階段構造の製造工程を示す図（その２）である。 接続部における階段構造の製造工程を示す図（その３）である。 接続部における階段構造の製造工程を示す図（その４）である。 接続部における階段構造の製造工程を示す図（その５）である。 接続部における階段構造の製造工程を示す図（その６）である。 接続部における階段構造の製造工程を示す図（その７）である。 接続部における階段構造の製造工程を示す図（その８）である。 接続部における階段構造の製造工程を示す図（その９）である。 接続部における階段構造の製造工程を示す図（その１０）である。 接続部における階段構造の製造工程を示す図（その１１）である。 接続部における階段構造の製造工程を示す図（その１２）である。 接続部における階段構造の製造工程を示す図（その１３）である。 接続部における階段構造の製造工程を示す図（その１４）である。 接続部における階段構造の製造工程を示す図（その１５）である。 接続部における階段構造の製造工程を示す図（その１６）である。 接続部における階段構造の製造工程を示す図（その１７）である。 接続部における階段構造の製造工程を示す図（その１８）である。 セルアレイ部及び接続部の製造工程を示す図（その１）である。 セルアレイ部及び接続部の製造工程を示す図（その２）である。 セルアレイ部及び接続部の製造工程を示す図（その３）である。 セルアレイ部及び接続部の製造工程を示す図（その４）である。 セルアレイ部及び接続部の製造工程を示す図（その５）である。 セルアレイ部及び接続部の製造工程を示す図（その６）である。 セルアレイ部及び接続部の製造工程を示す図（その７）である。 セルアレイ部及び接続部の製造工程を示す図（その８）である。 セルアレイ部及び接続部の製造工程を示す図（その９）である。 セルアレイ部及び接続部の製造工程を示す図（その１０）である。 セルアレイ部及び接続部の製造工程を示す図（その１１）である。 セルアレイ部及び接続部の製造工程を示す図（その１２）である。 セルアレイ部及び接続部の製造工程を示す図（その１３）である。 セルアレイ部及び接続部の製造工程を示す図（その１４）である。 セルアレイ部及び接続部の製造工程を示す図（その１５）である。 第１の変形例に係る半導体記憶装置の接続部の外観斜視図である。 第２の変形例に係る半導体記憶装置の接続部の外観斜視図である。 図８４に示す接続部の内部構成を説明するための図である。 図８４に示す接続部の内部構成を説明するための図である。 図８４に示す接続部の内部構成を説明するための図である。 第３の変形例に係る半導体記憶装置の接続部の外観斜視図である。 図１０〜図８２に係る製造工程図の対応表である。
以下、図面を参照して実施の形態を詳細に説明する。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の全体ブロック図である。メモリセルアレイ１は、後段で詳述するように、水平方向に延在するワード線（ＷＬ）と、垂直方向に延在するビット線（ＢＬ）との交差部に、可変抵抗層を含むメモリセル（ＭＣ）が３次元に設けられた構造を有する。メモリセルアレイ１には、ワード線デコーダ（以下、「ＷＬデコーダ２」とする。）、グローバルビット線デコーダ（以下、「ＧＢＬデコーダ３」とする。）、及びセレクターデコーダ４がそれぞれ接続されている。
ＷＬデコーダ２は、メモリセルアレイ１内の複数のワード線（ＷＬ）に接続されている。ＧＢＬデコーダ３は、メモリセルアレイ１内の複数のグローバルビット線（ＧＢＬ）に接続されている。セレクターデコーダ４は、メモリセルアレイ１内の複数の選択ゲート線（ＳＧＬ）に接続されている。ＷＬデコーダ２、ＧＢＬデコーダ３、及びセレクターデコーダ４は、上位ブロック５から入力されるアドレス情報（ＷＬアドレス、ＧＢＬアドレス、セレクターアドレス）に基づき、読み出し・書込・消去の対象となるメモリセルに接続されたワード線、グローバルビット線、選択ゲート線を、それぞれ選択する。
電源６は、読み出し・書込・消去の各動作に対応した電圧の組み合わせを生成する（図７参照）。電源６は、選択ワード線（ＷＬ＿ｓ）のバイアス電圧及び非選択ワード線（ＷＬ＿ｕ）のバイアス電圧をＷＬデコーダ２に、選択グローバルビット線（ＧＢＬ＿ｓ）のバイアス電圧と非選択グローバルビット線（ＧＢＬ＿ｕ）のバイアス電圧をＧＢＬデコーダ３に、選択ゲート線電圧（ＳＧＬ＿ｓ）をセレクターデコーダ４に、それぞれ供給する。本構成により、メモリセルアレイ１中の任意のメモリセルに対して、読み出し・書込・消去を行うことが可能となる。
図２は、第１の実施形態に係る半導体記憶装置の外観斜視図である。基板１０上に、周辺回路層１２及びメモリ層１４が順に積層されている。基板１０には、例えばシリコン（Ｓｉ）基板を用いることができる。周辺回路層１２は、図１で示したＷＬデコーダ２、ＧＢＬデコーダ３、セレクターデコーダ４、及び上位ブロック５等の周辺回路を含む層であり、通常用いられる半導体プロセスにより形成することができる。
メモリ層１４は、図１で示したメモリセルアレイ１を含むメモリセル部１６を有する。メモリセル部１６の周囲には、周辺回路層１２との電気的接続を図るための接続部（図２では不図示、後段にて詳述する。）が設けられている。当該接続部及びメモリセル部１６を一単位としたブロックが、メモリ層１４上にマトリクス状に配置されている。また、メモリセル部１６がマトリクス状に配置された領域の周囲（メモリ層１４の端部）には、半導体記憶装置の入出力部１８が設けられている。
図３は、図２におけるメモリセル部１６の外観斜視図である。２つのセルアレイ部２０の間に、周辺回路層１２と電気的接続を図るための接続部２１が設けられている。メモリセル部１６は、積層方向において、周辺回路層１２に近い順から、下部配線層３０、中部配線層３１、上部配線層３２の３つに大別される。各層及び各部の詳細な構成については、図４以降で詳細に説明する。
ここで、図３において、基板１０に対し水平で且つワード線ＷＬの延在する第１の方向をＸ方向と称する。また、基板１０に対し水平で且つＸ方向に交差する第２の方向をＹ方向と称する。更に、Ｘ方向及びＹ方向の両方に交差する第３の方向（積層方向）をＺ方向と称する。これらの方向の意義は、図４以降の説明においても同様とする。
図３に示すように、セルアレイ部２０の下部配線層３０には、Ｘ方向に延在する複数のワード線ＷＬが、絶縁膜６０を介して積層されている。セルアレイ部２０の中部配線層３１には、Ｘ方向に延在する複数の選択ゲート線ＳＧＬが設けられており、当該選択ゲート線ＳＧＬは、接続部２１を介して反対側のセルアレイ部２０まで延在している。セルアレイ部２０の上部配線層３２には、Ｙ方向に延在する複数のグローバルビット線ＧＢＬが設けられている。
接続部２１においても、セルアレイ部２０と同様に、下部配線層３０、中部配線層３１、及び上部配線層３２が形成されている。各配線層の配線は、それぞれセルアレイ部２０の配線と同じ材料で形成されている。接続部２１の上部配線層３２には、第１の配線パターン１０１及び第２の配線パターン１０２が形成され、これらの配線パターンは第３の貫通電極９７及び第４の貫通電極９８を介して下方の配線層と接続されている。セルアレイ部２０及び接続部２１の詳細な構成については後述する。
図４は、セルアレイ部２０の一部を示す外観斜視図である。Ｘ方向に延在する複数のワード線ＷＬは、Ｙ方向及びＺ方向のそれぞれに所定の間隔を空けて配置されている。ワード線ＷＬの上方（周辺回路層１２と反対側）には、Ｘ方向に延在する複数の選択ゲート線ＳＧＬと、Ｙ方向に延在する複数のグローバルビット線ＧＢＬがそれぞれ設けられている。
ワード線ＷＬの間には、Ｚ方向に延在する複数の柱状のビット線ＢＬが、Ｘ方向及びＹ方向のそれぞれに所定の間隔を空けて配置されている。ビット線ＢＬの側面のうちワード線ＷＬと対向する側面には、電圧の印加により抵抗が変化する可変抵抗層４０が形成されている。ビット線ＢＬとワード線ＷＬの各交差部では、可変抵抗層４０がビット線ＢＬ及びワード線ＷＬに挟まれている。当該領域の可変抵抗層４０は、ビット線ＢＬ及びワード線ＷＬのそれぞれから、読み出し・書込・消去の各動作に対応した電圧を印加されることにより、記憶素子であるメモリセルＭＣとして機能する。
可変抵抗層４０は、低抵抗状態と高抵抗状態の少なくとも２つの状態を遷移する抵抗変化材から形成される。高抵抗状態にある可変抵抗層４０は、一定以上の電圧が印加されると低抵抗状態に遷移する。低抵抗状態にある可変抵抗層４０は、一定以上の電流が流れると高抵抗状態に遷移する。可変抵抗層４０としては、例えば酸化ハフニウム（ＨｆＯ）を用いることができるが、他にもＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を含む薄膜層を適宜用いることができる。
ビット線ＢＬの上端には、チャネル領域４２が形成されている。チャネル領域４２の側面には、ゲート絶縁膜４４が形成されている。チャネル領域４２は、当該ゲート絶縁膜４４を介して、選択ゲート線ＳＧＬと接する構成となっている。ビット線ＢＬの上端に位置する当該領域は、ビット線ＢＬを選択するための選択素子４１として機能する。
図５Ａ及び図５Ｂは、図４のセルアレイ部２０を積層方向（Ｚ方向）から見た平面図である。図５Ａはセルアレイ部２０を上方から見た上面図であり、図５Ｂはセルアレイ部２０を下方（周辺回路層１２側）から見た下面図である。図５Ｂに示すように、Ｘ方向に延在する複数のワード線ＷＬは、Ｙ方向に延在する基部１２０によって１本おきに電気的に接続され（束ねられ）、互いに対向する櫛歯状の電極パターンを形成している。各櫛型の電極パターンには、同一の電圧が与えられる。
図６は、セルアレイ部２０のＹ−Ｚ平面に沿った断面模式図であり、図７は読み出し・書込・消去の各動作時における、セルアレイ部２０への印加電圧を示す表である。図７において、ＳＧＬ＿ｓは選択ゲート線、ＳＧＬ＿ｕは非選択ゲート線、ＧＢＬ＿ｓは選択グローバルビット線、ＧＢＬ＿ｕは非選択グローバルビット線、ＷＬ＿ｓは選択ワード線、ＷＬ＿ｕは非選択ワード線をそれぞれ示す。
図６では、下側のワード線ＷＬにおける櫛型の電極パターンの片方と、右から２本目のビット線ＢＬとがそれぞれ選択されることで、符号ＭＣで囲まれた領域のメモリセルが選択された例を示す。このとき、選択されたワード線ＷＬには、選択ワード線ＷＬ＿ｓのバイアス電圧が印加される。また、選択されたビット線ＢＬの上端にあるチャネル領域４２の両側の選択ゲート線ＳＧＬには、選択ゲート線ＳＧＬ＿ｓのバイアス電圧が印加され、選択素子４１はオン状態となる。これにより、選択されたビット線ＢＬには、チャネル領域４２を介して、選択グローバルビット線ＧＢＬ＿ｓのバイアス電圧が印加される。他の選択ゲート線ＳＧＬには、非選択ゲート線ＳＧＬ＿ｕのバイアス電圧が印加されるため、選択素子４１はオフ状態となる。その結果、選択されていないビット線ＢＬには、選択グローバルビット線ＧＢＬ＿ｓのバイアス電圧は印加されない。
次に、図７を参照して、各動作時の印加電圧の詳細について説明する。メモリセルＭＣに情報を記憶する書き込み動作の際には、選択グローバルビット線（ＧＢＬ＿ｓ）にＷｒｉｔｅ電圧（Ｖｗ）を印加すると共に、選択ゲート線（ＳＧＬ＿ｓ）にＷｒｉｔｅ選択ゲート電圧（Ｖｇ＿ｗ）を印加する。一方、選択ワード線（ＷＬ＿ｓ）は０Ｖのままとする。これにより、メモリセルＭＣの両端には、Ｗｒｉｔｅ電圧（Ｖｗ）に相当するバイアス電圧が印加され、可変抵抗層４０の抵抗値が変化してデータの書き込みが行われる。このとき、非選択グローバルビット線（ＧＢＬ＿ｕ）と非選択ワード線（ＷＬ＿ｕ）には、半選択セルのセル電圧が選択セル電圧の半分となるように、電圧（Ｖｗｆ）が印加される。また、非選択の選択ゲート線（ＳＧＬ＿ｕ）は０Ｖの状態に維持される。
次に、メモリセルＭＣの情報を消去する消去動作の際には、可変抵抗層４０がバイポーラ動作（高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧印加でなされること）を行う点を考慮する。すなわち、選択グローバルビット線（ＧＢＬ＿ｓ）にはオフセット電圧Ｖｏｆ（例えば、１Ｖ程度）を印加すると共に、選択ゲート線（ＳＧＬ＿ｓ）にＥｒａｓｅ選択ゲート電圧（Ｖｇ＿ｅ）を印加する。一方、選択ワード線（ＷＬ＿ｓ）には、Ｅｒａｓｅ電圧（Ｖｅｓ）にオフセット電圧Ｖｏｆ（約１Ｖ程度）を加えた値を印加する。これにより、選択されたメモリセルＭＣには、Ｅｒａｓｅ電圧（Ｖｅｓ）に相当するバイアス電圧が印加され、可変抵抗層４０の抵抗値が変化してデータの消去が行われる。このとき、非選択グローバルビット線（ＧＢＬ＿ｕ）と非選択ワード線（ＷＬ＿ｕ）には、半選択セルのセル電圧が選択セル電圧の半分となるように、電圧（Ｖｅｆ）にＶｏｆを加えた電圧が印加される。また、非選択の選択ゲート線（ＳＧＬ＿ｕ）は０Ｖの状態に維持される。
ここで、選択グローバルビット線ＧＢＬ＿ｓとワード線ＷＬにオフセット電圧Ｖｏｆを加える理由は、選択素子４１の特性上、選択グローバルビット線（ＧＢＬ＿ｓ）の電位を非選択の選択ゲート線（ＳＧＬ＿ｕ）よりも１Ｖ程度低高い値に設定することにより、非選択セルへのリーク電流を大幅に削減することが可能となるためである。その手段として、本実施形態のように、選択グローバルビット線ＧＢＬ＿ｓとワード線ＷＬの電圧全体をかさ上げする手法を用いることにより、負電圧回路を設ける必要がなくなり、回路面積の低減を図ることができる。
次に、メモリセルＭＣの情報を読み出す読み出し動作の際には、選択グローバルビット線（ＧＢＬ＿ｓ）には、Ｒｅａｄ電圧（Ｖｒ）にオフセット電圧（Ｖｏ）を加えた電圧を印加すると共に、選択ワード線（ＷＬ＿ｓ）にはオフセット電圧（Ｖｏ）を印加する。この状態で、選択ゲート線（ＳＧＬ＿ｓ）に印加するＲｅａｄ選択ゲート電圧（Ｖｇ＿ｒ、０）を制御して読み出しを行う。このとき、非選択グローバルビット線（ＧＢＬ＿ｕ）と非選択ワード線（ＷＬ＿ｕ）には、Ｒｅａｄ電圧（Ｖｒ）にオフセット電圧（Ｖｏ）を加えた電圧が印加される。また、非選択の選択ゲート線（ＳＧＬ＿ｕ）は０Ｖの状態に維持される。
ここで、選択グローバルビット線ＧＢＬ＿ｓとワード線ＷＬにオフセット電圧Ｖｏを加える理由について説明する。通常、メモリセルＭＣに対し書き込み動作または消去動作を行った直後、当該メモリセルＭＣの読み出し動作を行い、所望の抵抗値となっているかを確認することが行われる（ベリファイ動作）。このとき、所望の抵抗値の範囲と異なる場合には、追加の書き込み動作や消去動作が行われる。従って、書き込み動作及び消去動作におけるバイアス条件と、読み出し動作におけるバイアス条件との間に大きな電圧差が存在すると、消費電力の増大や動作時間の遅延を生じる可能性がある。特に、寄生容量の大きなノードが、急激な電圧変化を伴う動作を行うことは好ましくない。
本実施形態では、グローバルビット線ＧＢＬの寄生容量が一番大きいため、読み出し動作とそれ以外の動作（書き込み動作または消去動作）との間で、グローバルビット線ＧＢＬの電位が大きく変化しないように設定することが好ましい。更に、選択グローバルビット線（ＧＢＬ＿ｓ）よりも非選択グローバルビット線（ＧＢＬ＿ｕ）の方が本数多いため、読み出し動作とそれ以外の動作（書き込み動作または消去動作）との間で、非選択グローバルビット線の電位が大きく変化しないように設定することが好ましい。従って、書き込み時にはＶｗｆとＶｒ＋Ｖｏがほぼ等しく、消去時にはＶｅｆ＋ＶｏｆとＶｒ＋Ｖｏがほぼ等しくなるように、オフセット電圧Ｖｏを設定することが好ましい。
書き込み・消去・読み出しの各動作時において、選択ワード線（ＷＬ＿ｓ）は１ブロックのメモリセルアレイにつき１個のみが選択される。これに対し、選択グローバルビット線（ＧＢＬ＿ｓ）は複数本を同時に選択してもよい。これにより、同時に書き込み・消去・読み出しを行うことが可能なビット数が増えるため、動作時間の短縮を図ることが可能となる。
図８は、接続部２１の外観斜視図であり、層間絶縁膜の図示は省略している。接続部２１の下部配線層３０では、セルアレイ部２０より延在するワード線ＷＬの積層構造が、Ｙ方向に延在する基部１２０（図９参照）により電気的に接続されて（束ねられて）いる。ワード線ＷＬの層は、間に層間絶縁膜を介し、例えば１６の層から形成されている。各ワード線ＷＬの層は、下部配線層３０に形成された第１の貫通電極５０により、セルアレイ部２０及び接続部２１の下方に位置する周辺回路層１２と電気的に接続されている。
本実施形態の第１の貫通電極５０は、Ｙ方向に向かい２列に並んで８つずつ配置され、それぞれが異なる１６のワード線ＷＬの層に接続されている。第１の貫通電極５０は、それぞれ２つの柱状部を有し、外側に位置する第１の柱状部１１１はワード線ＷＬに接続され、内側に位置する第２の柱状部１１０は下部配線層３０全体を貫通して周辺回路層１２と電気的に接続されている。第１の柱状部１１１及び第２の柱状部１１０は、下部配線層３０の上面において、架橋部１１２により接続されている。第１の貫通電極５０の詳細な構成については、図６７の製造工程図に示す通りである。
また、下部配線層３０には、下部配線層３０より上方に位置する配線層（中部配線層３１、上部配線層３２）と、周辺回路層１２とを電気的に接続する第２の貫通電極５２が形成されている。第２の貫通電極５２は、第１の貫通電極５０が形成された領域の外側に位置し、下部配線層３０を上面から下面まで貫通している。第２の貫通電極５２の詳細な構成についても、図６７の製造工程図に示す通りである。
下部配線層３０の上に位置する中部配線層３１には、セルアレイ部２０から延在する複数の選択ゲート線ＳＧＬが設けられている。選択ゲート線ＳＧＬは、原則としてＸ方向に延在するように平行に配置されているが、第２の貫通電極５２との接続部分に位置する選択ゲート線ＳＧＬのみは、一部が分断された形となっている。
中部配線層３１の上に位置する上部配線層３２には、グローバルビット線ＧＢＬと同じ配線層で形成された第１の配線パターン１０１及び第２の配線パターン１０２が設けられている。第１の配線パターン１０１は、Ｙ方向に延在し、一端が第３の貫通電極９７を介して端から４番目の選択ゲート線ＳＧＬに接続され、他端が第４の貫通電極９８を介して下部配線層３０における第２の貫通電極５２に接続されている。第１の配線パターン１０１と選択ゲート線ＳＧＬとを接続する第３の貫通電極９７は、選択ゲート線ＳＧＬの一部が上方に突出した形で、選択ゲート線ＳＧＬと同じ材料で且つ選択ゲート線ＳＧＬと一体的に形成されている。一方、第１の配線パターン１０１と第２の貫通電極５２とを接続する第４の貫通電極９８は、選択ゲート線ＳＧＬ及び第３の貫通電極９７とは異なる材料で形成されている。
上記構成により、端から４番目の選択ゲート線ＳＧＬは、第３の貫通電極９７、第１の配線パターン１０１、第４の貫通電極９８、及び第２の貫通電極５２を介して、接続部２１の下方に位置する周辺回路層１２と電気的に接続されている。また、第２の配線パターン１０２は、第１の配線パターン１０１と第４の貫通電極９８の接続部分を迂回するように形成された配線パターンであり、両端がそれぞれ第３の貫通電極９７を介して選択ゲート線ＳＧＬに接続されている。これにより、第４の貫通電極９８の形成箇所にて分断された選択ゲート線ＳＧＬ同士が、上部配線層３２における第２の配線パターン１０２を介して電気的に接続されている。
図９は、複数のセルアレイ部２０及び接続部２１を含む下部配線層３０の平面模式図である。ワード線ＷＬは、基部１２０により電気的に接続され（束ねられ）、互いにＸ方向において対向する櫛歯状の電極パターンを形成している。下部配線層３０に形成される貫通電極のうち、ワード線ＷＬと周辺回路層１２を接続する第１の貫通電極５０は、櫛歯の歯同士がＸ方向に対向する領域に設けられている。当該領域には、基部１２０から延びるワード線ＷＬが形成されず、当該ワード線ＷＬとの衝突を避けることができる。
また、下部配線層３０に形成される貫通電極のうち、下部配線層３０より上方の配線層と周辺回路層１２を接続する第２の貫通電極５２は、Ｙ方向に隣接する櫛歯状のＷＬパターン同士の間に設けられている。当該領域には、ワード線ＷＬの基部１２０及び基部１２０から延びるワード線ＷＬのいずれも形成されず、これらの層との衝突を避けることができる。
従来から公知の半導体記憶装置では、図２に示す周辺回路層１２が、ワード線ＷＬの積層構造が形成される側（本実施形態の下部配線層３０側）ではなくグローバルビット線ＧＢＬが形成される側（本実施形態の上部配線層３２側）に形成されている。このため、ワード線ＷＬと周辺回路層１２とを電気的に接続するためには、接続部２１において、間に位置する選択ゲート線ＳＧＬを避けてコンタクトを形成する。その結果、接続部２１のスペースが増大し、半導体記憶装置の高集積化を図ることが難しくなってしまう場合がある。
これに対し、本実施形態に係る半導体記憶装置では、周辺回路層１２が、ワード線ＷＬの積層構造が形成される側（下部配線層３０側）に設けられている。このため、ワード線ＷＬと周辺回路層１２とを電気的に接続するためのコンタクト（第１の貫通電極５０）は、選択ゲート線ＳＧＬのある中部配線層３１を通過することなく、直接周辺回路層１２と接続されている。このため、従来のように、選択ゲート線ＳＧＬを避けてコンタクトを形成する必要がなく、接続部２１のスペースの増大を大幅に抑制することができる。
一方、選択ゲート線ＳＧＬについては、ワード線ＷＬと重ならない位置に形成されたコンタクト（第２の貫通電極５２）により、下部配線層３０を貫通させて周辺回路層１２と接続する。しかし、選択ゲート線ＳＧＬは、選択ゲート線ＳＧＬの延在方向（Ｘ方向）に並ぶ複数のセルアレイ部２０において共有されているため、１つの接続部２１において全ての選択ゲート線ＳＧＬに対応するコンタクトを形成する必要はない。例えば、本実施形態のように、１つの接続部２１につき選択ゲート線ＳＧＬ用のコンタクトを１つのみ形成し、他の選択ゲート線ＳＧＬは他の接続部２１において周辺回路層１２と電気的に接続する構成としてもよい。その結果、１つの接続部２１において形成される選択ゲート線ＳＧＬ用のコンタクトの数は、同じ接続部２１において形成されるワード線ＷＬ用のコンタクトの数に比べて大幅に少なくなり、接続部２１のスペース増大に与える影響はわずかである。
以上の構成により、本実施形態に係る半導体記憶装置によれば、接続部２１のスペース増大を抑制することにより、装置の小型化・高集積化を図ることができる。なお、第１の貫通電極５０及び第２の貫通電極５２の配置については、図９で説明したように、ワード線ＷＬの櫛歯状の配線パターンの隙間（歯同士が対向する領域）に設けることが好ましい。これにより、第１の貫通電極５０及び第２の貫通電極５２の形成に伴う接続部２１のスペース増大を抑制することができる。
［製造方法］
続いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図３に示すセルアレイ部２０及び接続部２１は、共通の製造工程にて形成されるが、図１０〜図２４ではセルアレイ部２０の製造工程のみを、図２５〜図４８では接続部２１の製造工程のみをそれぞれ示している。図５０〜図６７は、接続部２１の下部配線層３０における階段構造（後述）の製造工程を示す図である。図６８〜図８２は、セルアレイ部２０と接続部２１の両方の製造工程を示す図である。各工程図の対応関係は、図８７に示す表の通りとなっている。
最初に、図１０〜図２４を参照して、セルアレイ部２０の製造工程について説明する。図１０に示すように、絶縁層６０及びワード線となる層（以下、「ＷＬ層６１」）を交互に積層し、下部配線層３０の一部となるワード線積層構造６２を形成する。絶縁層６０には、例えばＳｉＯ２を用いることができ、その膜厚は例えば最下部で２０ｎｍ、最上部で１３ｎｍ、層間部で７ｎｍとすることができる。ＷＬ層６１には、例えばＴｉＮを用いることができ、その膜厚は例えば１０ｎｍとすることができる。
次に、図１１に示すように、ワード線積層構造６２のエッチングマスク６３を形成する。セルアレイ部２０のワード線ＷＬのパターンは、例えば線幅３４ｎｍ、スペース４２ｎｍ（ハーフ・ピッチ３８ｎｍ）のストライプ形状であり、通常のフォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）技術により形成することができる。
次に、図１２に示すように、図１１で形成されたマスクを用いて、ワード線積層構造６２をＲＩＥ技術により一括加工する。続いて、図１３に示すように、ストライプ状となったワード線積層構造６２の側面に、抵抗変化材からなる層６４を形成する。この層６４は、図４における可変抵抗層４０に相当し、例えばＨｆＯｘを材料に用い、例えば４ｎｍの厚みで形成することができる。層６４の形成は、例えばＡＬＤ（Atomic Layer Deposition）法により行うことができる。なお、層６４は、パターニングされたワード線積層構造６２の溝底部及び上部にも形成されるが、これらの部分では電気的接続が形成されないため、無視することができる（図１３では不図示）。
次に、図１４に示すように、ワード線積層構造６２の溝部全体にビット線膜６５を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により研磨することで、ビット線膜６５を溝内部にのみ残存させる。ビット線膜６５は、図４におけるビット線ＢＬに相当し、例えばｎ＋型多結晶シリコンを材料に用いて形成することができる。
次に、図１５に示すように、ビット線膜６５を、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングする。本パターニング工程は、例えば、線幅及び隣接間隔が共に約２４ｎｍの条件で行うことができる。本工程の結果、ビット線ＢＬが完成する。その後、隣接するビット線ＢＬ間の溝に層間絶縁層を充填し（当該工程は不図示）、ＣＭＰ法により表面を平坦化する。
次に、図１６に示すように、ｎ＋型シリコン層６６、ｐ−型シリコン層６７、ｎ＋型シリコン層６８を順次形成する。ｐ−型シリコン層６７は、図４におけるチャネル領域４２に対応する。ｎ＋シリコン層６６及び６８は、例えば１×１０２０ｃｍ−３のドーパント濃度を有し、その膜厚は例えば４０ｎｍである。ｐ−シリコン層６７は、例えば１×１０１８ｃｍ−３のドーパント濃度を有し、その膜厚は例えば１２０ｎｍである。シリコン層６６〜６８を積層した後、例えば約７５０℃、６０秒の条件でアニールを行い、シリコン層６６〜６８を結晶化させる。
次に、図１７に示すように、シリコン層６６〜６８をフォトリソグラフィ技
術とＲＩＥ技術によりパターニングする。これにより、Ｙ方向に延びるストライプ形状のパターンが形成される。シリコン層パターンの線幅及びスペースは、例えば２４ｎｍとすることができる。その後、全面に層間絶縁層を形成した後、ＣＭＰ法等により研磨して、ｎ＋型シリコン層６８の上面を露出させる。これにより、図１７の工程により生じた溝部が、層間絶縁膜によって充填される（当該工程は不図示）。
次に、図１８に示すように、シリコン層６６〜６８をフォトリソグラフィ技術及びＲＩＥ技術を用いてパターニングする。これにより、Ｘ方向に延びるストライプ形状のパターンが形成され、図１７の工程と合わせてシリコン層６６〜６８がマトリクス状態にパターニングされる。本工程の結果、シリコン層６６〜６８は、図４に示す選択素子４１ごとのチャネル領域４２に分離され、ビット線ＢＬの直上に配置される。本パターニング工程は、例えば、線幅３４ｎｍ、スペース４２ｎｍの条件（ハーフ・ピッチ３８ｎｍ）で行うことができる。
次に、図１９に示すように、シリコン層６６〜６８の全面に絶縁膜７０を形成した後にエッチバックを行い、シリコン層６６〜６８により形成された溝底部のみに、絶縁膜７０が残存するようにする。絶縁膜７０には、例えばシリコン酸化膜を用いることができ、その厚みは例えば３０ｎｍとすることができる。
次に、図２０に示すように、シリコン層６６〜６８の側面に絶縁膜７１を形成する。絶縁膜７１は、図４で示すゲート絶縁膜４４に相当するもので、その膜厚は例えば５ｎｍとすることができる。絶縁膜７１は、シリコン層６６〜６８の溝底部にも形成されるが、前述の絶縁膜７０の厚みが僅かに変化するのみであるため、本図では表示を省略する。また、ｎ＋型シリコン層６８の上面に形成される絶縁膜７１は、後のＣＭＰ工程（図２２）において除去されるため、同様に本図では表示を省略する。
次に、図２１に示すように、シリコン層６６〜６８の溝内部に導電膜７２を充填する。導電膜７２は、図４で示す選択ゲート線ＳＧＬに相当するもので、例えばｎ＋型の多結晶シリコン層を用いることができるが、他にもｐ＋多結晶シリコン、ＴｉＮ、ＴｉＳｉ、ＷＳ等を用いることができる。導電膜７２の充填後、導電膜７２の上面をエッチバックし、導電膜７２の膜厚を例えば１４０ｎｍとする。本工程により、選択ゲート線ＳＧＬの底面はｐ−型シリコン層６７の下面よりも低く、選択ゲート線ＳＧＬの上面はｐ−型シリコン層６７の上面よりも高く設定される。
次に、図２２に示すように、全面に絶縁膜７３を形成する。絶縁膜７３には、例えばシリコン酸化膜を用いることができる。その後、例えばＣＭＰ法により絶縁膜７３を研磨し、絶縁膜７３がｎ＋型シリコン層６８により形成された溝内にのみ残存するようにする。このとき、ｎ＋型シリコン層６８の上面も露出する。
次に、図２３に示すように、グローバルビット線膜７５を形成する。グローバルビット線膜７５は、図４で示すグローバルビット線ＧＢＬに相当する。グローバルビット線膜７５の材料には、例えば、バリアメタルとしてのＴｉＮ膜と、配線本体としてのタングステン（Ｗ）との積層膜を用いることができる。
次に、図２４に示すように、グローバルビット線膜７５をフォトリソグラフィ技術とＲＩＥ技術によりパターニングし、選択素子４１となるシリコン層６６〜６８上に、Ｙ方向に延びるストライプ形状のパターンを形成する。グローバルビット線ＧＢＬの線幅及びスペースは、例えば２４ｎｍとすることができ、膜厚は例えば１５０ｎｍとすることができる。グローバルビット線ＧＢＬのシート抵抗は、例えば１．５Ω／ｓｑである。その後、全面に層間絶縁膜を形成し、ＣＭＰ法等により研磨することで、グローバルビット線ＧＢＬの形成により生じた溝部が、層間絶縁膜によって充填される（本工程は不図示）。これにより、セルアレイ部２０が完成する。
続いて、図２５〜図６７を参照して、接続部２１の製造工程について説明する。最初に、図２５に示すように、絶縁層６０及びＷＬ層６１を交互に積層し、ワード線積層構造６２を形成する。本工程は図１０で説明したものと同様である。
次に、図２６に示すように、上面にエッチング用の第１マスク８０を形成する。第１マスク８０には、例えば膜厚１００ｎｍのＳｉＮを用いることができる。次に、図２７に示すように、フォトリソグラフィ技術とＲＩＥ技術を用いて第１マスク８０を加工し、第１パターン８１を形成する。このとき、図８に示す第１の貫通電極５０及び第２の貫通電極５２に対応する位置に、第１パターン８１の開口部が形成されるようにする。なお、ＲＩＥは第１マスク８０を貫通した段階で留めておき、ワード線積層構造６２の上面が削られないように留意する。
次に、図２８に示すように、エッチング用の第２マスク８２を、第１マスク８０に重ねて形成する。第２マスク８２には、例えば膜厚１００ｎｍの塗布型カーボン系膜を用いることができる。第２マスク８２は、Ｙ方向に延在し、第１マスク８０の開口部の一部（図８に示す第１の貫通電極５０のうち、第１の柱状部１１１が形成される位置）を覆うように形成される。
次に、図２９に示すように、第１マスク８０及び第２マスク８２のいずれにも覆われていない部分のワード線積層構造６２を、ＲＩＥ技術を用いて最下層まで除去し、第１の貫通孔８３を形成する。本工程で形成された第１の貫通孔８３は、後に周辺回路層１２への接続部となるため、上記のＲＩＥは周辺回路層１２に到達する深さまで行ってもよい。図８に示す第２の貫通電極５２と、第１の貫通電極５０のうち第２の柱状部１１０が、本工程で形成された第１の貫通孔８３に相当する。
次に、図３０に示すように、第２マスク８２を等方的にエッチングする。本工程により、第２マスク８２は、Ｘ方向において例えば１０ｎｍほどシュリンク（縮小）する（符号８５参照）。次に、図３１に示すように、第１側壁保護膜８６を、全面に均一に形成する。これにより、図２９で形成された第１の貫通孔８３の側面と、図３０の工程でシュリンクした第２マスク８２の側面が、第１側壁保護膜８６により覆われる。第１側壁保護膜８６には、例えば膜厚１０ｎｍのＳｉＮを用いることができる。
次に、図３２に示すように、第２マスク８２を除去する。その後、第１マスク８０または第１側壁保護膜８６のいずれにも覆われていない領域で、且つ第２マスク８２により覆われていた領域（符号８７参照）を、最上層のワード線ＷＬ膜に到達するまで、ＲＩＥ技術を用いて除去する。本工程においてエッチング除去されるのは、図８に示す第１の貫通電極５２のうち、ワード線ＷＬと接続された第１の柱状部１１１が形成される領域の一部である。
次に、図３３に示すように、エッチング用の第３マスク８８を、フォトリソグラフィ技術とＲＩＥ技術を用いて形成する。第３マスク８８は、接続部２１の片側を覆うように、Ｙ方向に延在して形成される。その後、図３４に示すように、第３マスク８８で覆われていない側のワード線積層構造６２の上面にＲＩＥを施し、最上層のＷＬ層６１及び最上層の絶縁層６０を１層ずつ除去する。その後、図３５に示すように、第３マスク８８を除去する。以上の工程により、図３４でエッチングされた側のワード線積層構造６２の高さは、第３マスク８８で覆われていた側のワード線積層構造６２に比べ、ＷＬ層６１及び絶縁層６０の１組分（計２層分）だけ低くなる。
ここで、図３５から図３６に至る工程について、図５０〜図６７を用いて説明する。図５０は、図３５と同一段階の斜視図であり、工程を見やすくするために、図３５とは１８０°反対側の視点から見た図となっている。
次に、図５１に示すように、エッチング用の第４マスク９０を、フォトリソグラフィ技術により形成する。第４マスク９０には、例えばレジストを用いることができる。図５２は、図５１と同一段階の斜視図であり、工程を見やすくするために、ワード線積層構造６２のうち後に階段構造となる部分（以下、「ＷＬ階段部９１」とする）と、第４マスク９０のみを透視して表示している（以下、図５３〜図６７に到るまで同様）。図５２の段階では、最も手前側に位置する２つのＷＬ階段部９１のみが、第４マスク９０で覆われていない状態である。
次に、図５３に示すように、第１のＲＩＥ工程を行い、第４マスク９０で覆われていないＷＬ階段部９１ａ及び９１ｂにおける、ＷＬ層６１及び絶縁層６０を各２層（計４層）ずつＲＩＥにより除去する。これにより、ＷＬ階段部９１ａ及び９１ｂの高さは、それぞれエッチング前に比べて４層分だけ低くなる。また、図３４において片側のＷＬ階段部９１だけを予め２層分エッチングしておいたことから、ＷＬ階段部９１ｂの高さは、ＷＬ階段部９１ａに比べて更に２層分だけ低くなる。
次に、第１のシュリンク工程を行い、第４マスク９０の上部及び前部（ＷＬ階段部９１ａ及び９１ｂ側）を、１テラス・ピッチ分（例えば、約１５２ｎｍ）だけ後退させる。これにより、新たにＷＬ階段部９１ｃ及び９１ｄが第４マスク９０の外側に露出し、続くＲＩＥ工程においてエッチングの対象となる。
以下、図５３〜図５４で説明したものと同様に、ＲＩＥ工程及びシュリンク工程を繰り返し行っていく。図５５に示す第２のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｄが、４層ずつＲＩＥにより除去される。図５６に示す第２のシュリンク工程では、新たにＷＬ階段部９１ｅ及び９１ｆが第４マスク９０の外側に露出する。
図５７に示す第３のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｆが、４層ずつＲＩＥにより除去される。図５８に示す第３のシュリンク工程では、新たにＷＬ階段部９１ｇ及び９１ｈが第４マスク９０の外側に露出する。図５９に示す第４のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｈが、４層ずつＲＩＥにより除去される。図６０に示す第４のシュリンク工程では、新たにＷＬ階段部９１ｉ及び９１ｊが第４マスク９０の外側に露出する。
図６１に示す第５のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｊが、４層ずつＲＩＥにより除去される。図６２に示す第５のシュリンク工程では、新たにＷＬ階段部９１ｋ及び９１ｌが第４マスク９０の外側に露出する。図６３に示す第６のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｌが、４層ずつＲＩＥにより除去される。図６４に示す第６のシュリンク工程では、新たにＷＬ階段部９１ｍ及び９１ｎが第４マスク９０の外側に露出する。
図６５に示す第７のＲＩＥ工程では、第４マスク９０で覆われていないＷＬ階段部９１ａ〜９１ｎが、４層ずつＲＩＥにより除去される。その後、図６６に示すように、残存した第４マスク９０を除去し、残りのＷＬ階段部９１ｏ及び９１ｐを露出させる。
図６６において、ＷＬ階段部９１は、Ｙ方向に延在する２列の階段部から構成されている。Ｘ方向に隣接する階段部同士は、高さが２層分ずつ異なっており、Ｙ方向に隣接する（同じ列内の）階段部同士は、高さが４層分ずつ異なっている。その結果、１６個あるＷＬ階段部９１ａ〜９１ｐは、全て高さが異なり、異なるＷＬ層６１が上面に露出する構成となっている。
次に、図６７に示すように、下部配線層３０の開口部に貫通電極のパターンを形成することで、第１の貫通電極５０及び第２の貫通電極５２を形成する。第１の貫通電極５０は、ＷＬ層６１と接続される第１の柱状部１１１と、周辺回路層１２と接続される第２の柱状部１１０とを有し、第１の柱状部１１１と第２の柱状部１１０とは、下部配線層３０の上面において、架橋部１１２により互いに接続されている。第２の貫通電極５２は、例えばＸ方向に所定の幅を有する板状の電極であり、下部配線層３０より上方に位置する配線層と、下部配線層３０の下方に位置する周辺回路層１２とを電気的に接続する。
再び図３６に戻り、接続部の製造工程の説明を続ける。図３６は、図６６と同一段階の斜視図であり、ＷＬ積層構造６２の上面からＷＬ階段部９１の上面に至る第２の貫通孔８７が形成されている。ＷＬ階段部９１の形成工程を終えるまでの途中工程において、第１側壁保護膜８６のうち、薄く突出した領域（Ｘ方向に隣接する第１の貫通電極５０のための２つの開口部を隔てる中間領域１２２）は、エッチングにより一部除去される。
次に、図３７に示すように、上面全体に第２側壁保護膜９５を均一に形成する。第２側壁保護膜９５には、例えば膜厚１０ｎｍのＳｉＮを用いることができる。第２側壁保護膜９５の形成後にエッチバックを行い、開口部の底面及び上面に存在する第２側壁保護膜９５を除去する。
次に、図３８に示すように、開口部にビア材料９４を埋め込み、ＣＭＰにより上部を平坦化する。本工程により、図６７で示した第１の貫通電極５０及び第２の貫通電極５２が形成される。ビア材料９４には、例えばタングステン（Ｗ）を用いることができる。当該工程では、第１の貫通孔８３、第２の貫通孔８７、及び第１の貫通孔８３と第２の貫通孔の間の中間領域１２２に、ビア材料９４が供給される。これにより、第１の貫通電極５０の形成に際し、第１の貫通孔８３に形成される第２の柱状部１１０及び第２の貫通孔８７に形成される第１の柱状部１１１に加え、中間領域１２２に形成される架橋部１１２を同時に形成することができる（図６７参照）。その結果、製造工程を効率化することができる。
ここで、図２９〜図３０で説明したように、シュリンクさせた第２マスク８２の側面に第１側壁保護膜８６を形成することで、後続の工程において、中間領域１２２は、シュリンク幅のＷＬ積層構造膜を第１側壁保護膜８６と第２側壁保護膜９５とで覆った構成となる。第２マスク８２をシュリンクさせることなく、通常の側壁保護膜プロセスを施した場合、第１の貫通電極５０における第１の柱状部１１１と第２の柱状部１１０の間は、側壁保護膜の厚さのみで仕切られる構造となり、エッチバック工程に代表される加工プロセスにおいて、プロセス・マージンが十分に得られない場合がある。しかし、シュリンク幅のＷＬ積層構造膜を追加することで、プロセス・マージンを十分に確保することが可能となり、当該領域の絶縁性を高め、半導体記憶装置の信頼性を向上させることができる。
次に、図３９に示すように、ワード線積層構造６２をＲＩＥ技術により一括加工する。本工程は、セルアレイ部２０における図１２の工程に対応する。次に、図４０に示すように、例えば膜厚４ｎｍのＨｆＯｘからなる抵抗変化材の層６４を、例えばＡＬＤ法を用いて均一に成膜する。本工程は、セルアレイ部２０における図１３の工程に対応する。
次に、図４１に示すように、図３９で形成された溝部全体にビット線膜６５を形成し、ＣＭＰ法により研磨することで、ビット線膜６５を溝内部にのみ残存させる。本工程は、セルアレイ部２０における図１４の工程に対応する。次に、図４２に示すように、フォトリソグラフィ技術とＲＩＥ技術を用いて、ビット線膜６５をピラー状にパターニングする。本実施形態の接続部２１においては、ビット線ＢＬが形成される必要がないため、図４２ではビット線膜６５が完全に除去されている。しかし、仮にビット線材料の一部が残存していても、後に当該箇所と電気的接続を図る工程が存在しないため、特に問題とはならない。図４２の工程は、セルアレイ部２０における図１５の工程に対応する。なお、セルアレイ部２０では、この後シリコン層６６〜６８の形成工程（図１６〜図１９参照）を行うが、接続部２１では当該シリコン層をエッチングにより完全に除去してしまうため、当該工程の説明は省略する。
次に、図４３に示すように、下部配線層３０の上方に、Ｘ方向に平行に延在する複数の導電膜７２を形成する。導電膜７２の形成は、シリコン層６６〜６８の形成工程において、層間絶縁膜（不図示）に形成された溝部に、導電膜７２を充填することにより行うことができる。導電膜７２は、図３及び図４に示す選択ゲート線ＳＧＬに相当し、図２１にて充填される導電膜７２と同一材料（例えば、ｎ＋型の多結晶シリコン層）から形成される。図４３では、下部配線層３０の第２の貫通電極５２の上方の領域において、導電膜７２が分断されている。当該領域には、後の工程において、上部配線層３２と第２の貫通電極５２を接続するための貫通電極が形成される。
次に、図４４に示すように、選択ゲート線ＳＧＬのうち上部配線層３２と接続される領域に、エッチング用の第５マスク９６を形成する。本実施形態では、手前側から４番目の選択ゲート線ＳＧＬと、奥側から２番目の選択ゲート線ＳＧＬの上に、第５マスク９６がそれぞれ形成される。第５マスク９６は、選択ゲート線ＳＧＬのパターンと自己整合的に作用するため、選択ゲート線ＳＧＬの幅よりも広くすることができる（隣接する選択ゲート線ＳＧＬと重複しない範囲であればよい）。これにより、リソグラフィ時の制約条件を緩和することが可能となる。
次に、図４５に示すように、第５マスク９６で覆われた選択ゲート線ＳＧＬと上部配線層３２の接続領域を残して、他の選択ゲート線ＳＧＬをエッチバックする。次に、図４６に示すように、第５マスク９６を除去した後、層間絶縁膜の形成と、ＣＭＰ法による平坦化を行う（図４６では層間絶縁膜の表示を省略）。本工程は、セルアレイ部２０における図２１及び図２２の工程に対応する。本工程により、第５マスク９６で覆われていた選択ゲート線ＳＧＬ上の領域は、上方に凸形状となる。当該凸形状の領域が、選択ゲート線ＳＧＬ（中部配線層３１）と上部配線層３２とを接続する第３の貫通電極９７となる。上述の工程により、第３の貫通電極９７は、選択ゲート線ＳＧＬと同一の材料で、且つ選択ゲート線ＳＧＬと一体的に形成されている。
次に、図４７に示すように、リソグラフィ技術とＲＩＥ技術を用い、層間絶縁膜のうち下部配線層３０の第２の貫通電極５２上に位置する領域に開口部を設け、当該開口部にビア材料（例えば、タングステン（Ｗ））を充填する。当該ビア材料は、上部配線層３２と第２の貫通電極５２を接続する第４の貫通電極９８となる。第４の貫通電極９８は、通常は選択ゲート線ＳＧＬと異なる材料で形成される。その結果、第３の貫通電極９７と第４の貫通電極９８は、両者とも上部配線層３２と電気的に接続されるという点では同じものの、互いに異なる材料で形成されることとなる。
次に、図４８に示すように、通常のリソグラフィ技術とＲＩＥ技術を用いて、上部配線層３２の配線パターンを形成する。本工程は、セルアレイ部２０における図２４の工程に対応する。本実施形態では、セルアレイ部２０と同じグローバルビット線膜７５を用いて、Ｙ方向に延在する第１の配線パターン１０１と、第１の配線パターン１０１を迂回する第２の配線パターン１０２とを形成している。第１の配線パターン１０１は、一端が第３の貫通電極９７を介して、手前側から４本目の選択ゲート線ＳＧＬと接続され、他端が第４の貫通電極９８を介して、下部配線層３０の第２の貫通電極５２に接続されている。第２の配線パターン１０２は、第３の貫通電極９７を介して、両端がそれぞれ奥側から２本目の選択ゲート線ＳＧＬに接続されている。
上部配線層３２の形成後は、全面に層間絶縁層を形成し、例えばＣＭＰ法により研磨を行うことで、図４８の工程で生じた溝部に層間絶縁層が充填される（本工程は不図示）。以上の工程により、接続部２１が完成する。
図４９は、図４８の状態から、エッチング用のマスク及び可変抵抗層４０を省略し、電気的な接続関係を明らかにした図である。第１の貫通電極５０は、上部配線層３２及び中部配線層３１のいずれとも接続されることなく、下部配線層３０を貫通して周辺回路層１２と接続されている。選択ゲート線ＳＧＬは、第３の貫通電極９７、上部配線層３２の第１の配線パターン１０１、第４の貫通電極９８、及び第２の貫通電極５２を介して、下部配線層３０の下方にある周辺回路層１２と接続されている。
次に、図６８〜図８２を参照して、セルアレイ部２０及び接続部２１を含む全体の製造工程について説明する。工程を見やすくするため、エッチングマスク及び従前の説明と重複する部分については、適宜説明を省略する。最初に、図６８に示すように、絶縁層６０及びＷＬ層６１を交互に積層し、ワード線積層構造６２を形成する。本工程は図１０及び図２５の工程に対応する。
次に、図６９に示すように、接続部２１の形成工程で説明した第１マスク８０及び第２マスク８２のいずれにも覆われていない部分のワード線積層構造６２を、ＲＩＥ技術により最下層までエッチングし、貫通電極用の開口部８３を形成する。本工程は、図２９の工程に対応する。本工程において、セルアレイ部２０は、全体が第１マスク８０により覆われているため、エッチングの影響を受けない。
次に、図７０に示すように、ＷＬ階段部９１の形成を行う。本工程は、図６６の工程に対応する。本工程においても、セルアレイ部２０は、全体が第１マスク８０により覆われているため、エッチングの影響を受けない。
次に、図７１に示すように、図６９及び図７０で形成した開口部にビア材料を充填し、第１の貫通電極５０及び第２の貫通電極５２を形成する。本工程は、図３８及び図６７の工程に対応する。
次に、図７２に示すように、ワード線積層構造６２をＲＩＥ技術により一括加工し、ストライプ状のワード線ＷＬのパターンを形成する。本工程は、図１２及び図３９の工程に対応する。次に、図７３に示すように、抵抗変化材の層６４を均一に形成する。本工程は、図１３及び図４０の工程に対応する。次に、図７４に示すように、ビット線膜６５の充填を行う。本工程は、図１４及び図４１の工程に対応する。次に、図７５に示すように、フォトリソグラフィ技術とＲＩＥ技術を用い、ビット線膜６５をピラー状にパターニングする。本工程は、図１５及び図４２の工程に対応する。
次に、図７６に示すように、シリコン層６６〜６８の形成を順次行う。アニールによりシリコン層６６〜６８を結晶化させた後、フォトリソグラフィ技術とＲＩＥ技術を用いて、Ｙ方向に延びるストライプ形状のパターンを形成する。層間絶縁膜の形成後、図７７に示すように、フォトリソグラフィ技術とＲＩＥ技術を用いて、Ｘ方向に延びるストライプ形状のパターンを形成する。上記工程は、図１７及び図１８の工程に対応する。このとき、接続部２１においては、不図示の層間絶縁膜に、後に選択ゲート線ＳＧＬを形成するためのパターンとなる溝部が形成されている。
次に、図７８に示すように、ゲート絶縁膜４４の形成を行う。本工程は、図２０の工程に対応する。その後、図７９に示すように、シリコン層６６〜６８の形成工程において形成された層間絶縁膜（不図示）の溝部に、導電膜７２を充填し、選択ゲート線ＳＧＬを形成する。本工程は、図４３の工程に対応する。
次に、図８０に示すように、選択ゲート線ＳＧＬのうち、上部配線層３２との接続領域（第３の貫通電極９７）となる部分を残して、他の選択ゲート線ＳＧＬをエッチバックする。このとき、接続部２１だけでなく、セルアレイ部２０の選択ゲート線ＳＧＬも同時にエッチバックされる。このように、セルアレイ部２０における選択ゲート線ＳＧＬのエッチバック工程と、接続部２１における第３の貫通電極９７の形成工程とを共通化することで、各部を独立に形成する場合に比べ、工程を簡略化することができる。本工程は、図２１及び図４６の工程に対応する。
次に、図８１に示すように、リソグラフィ技術とＲＩＥ技術を用いて、接続部２１における第２の貫通電極５２の上方に開口部を設け、第４の貫通電極９８の形成を行う。本工程は、図４７の工程に対応する。次に、図８２に示すように、セルアレイ部２０におけるグローバルビット線ＧＢＬの形成と、接続部２１における上部配線層３２（第１の配線パターン１０１及び第２の配線パターン１０２）の形成を同時に行う。本工程は、図２４及び図４８の工程に対応する。以上の工程により、本実施形態に係る半導体記憶装置が完成する。
［第１の変形例］
本実施形態では、接続部２１における選択ゲート線ＳＧＬのうち１本が、上部配線層３２の第１の配線パターン１０１を介して第４の貫通電極９８に接続される例について説明したが、接続部の具体的構成は上記に限定されるものではない。以下、接続部２１のうち中部配線層３１及び上部配線層３２の構成を変えた変形例について説明する。
図８３は、第１の変形例に係る半導体記憶装置の接続部２１の外観斜視図である。第１の実施形態（図８）と異なり、上部配線層３２において、Ｙ方向に延在する第１の配線パターン１０１が形成されておらず、代わりに第３の配線パターン１０４が形成されている。第３の配線パターン１０３の両端は、第３の貫通電極９７を介して選択ゲート線ＳＧＬに接続され、第３の配線パターン１０３の中央部は、第４の貫通電極９８を介して第２の貫通電極５２に接続されている。
すなわち、第３の配線パターン１０４は、選択ゲート線ＳＧＬ同士を接続すると共に、当該選択ゲート線ＳＧＬと第２の貫通電極５２とを接続しており、第１の実施形態における第１の配線パターン１０１及び第２の配線パターン１０２を兼ねる役割を果たしている。これにより、第２の貫通電極５２の直上に位置する選択ゲート線ＳＧＬを、下部配線層３０の下方にある周辺回路層１２に接続することができる。
［第２の変形例］
図８４は、第２の変形例に係る半導体記憶装置の接続部２１の外観斜視図であり、図８５Ａ〜図８５Ｃは、図８４の一部を透過した斜視図である。図８５Ａは、上部配線層３２の表示を省略している。図８５Ｂは、図８５Ａから更に中部配線層３１の表示を省略している。図８５Ｃは、図８５Ｂから更に第４の貫通電極９８の表示を省略している。
図８４に示すように、本変形例では第１の実施形態（図８）と異なり、上部配線層３２において、Ｙ方向に延在する第１の配線パターン１０１が３本形成されている。３本の第１の配線パターン１０１は、それぞれ手前から３本目〜５本目の選択ゲート線ＳＧＬに、第３の貫通電極９７を介して接続されている。また、３本の第１の配線パターン１０１のうち、中央の１本は、奥から２本目の選択ゲート線ＳＧＬの間を介して第２の貫通電極５２に接続され、両脇の２本は、奥から４本目の選択ゲート線ＳＧＬの間を介して第２の貫通電極５２に接続されている（図８５Ａ及び図８５Ｂ参照）。
また、図８５Ｃに示すように、本変形例では、下部配線層３０を上下に貫通する第２の貫通電極５２が、ＷＬ階段部９１の端部だけでなく１つ手前の位置にも、ワード線ＷＬの基部１２０を挟んで２本形成されている。このように、第２の貫通電極５２の本数を増やすことで、中部配線層３１及び上部配線層３２と、周辺回路層１２とを接続するコンタクトの数を増やすことができる。
上部配線層３２においても、第１の配線パターン１０１の数を増やすことで、より多くの選択ゲート線ＳＧＬを、１つの接続部２１において周辺回路層１２と接続することができる。この場合、第２の配線パターン１０２の本数を増やすことで、第１の配線パターン１０１及び第４の貫通電極５２の本数増加に対応することができる。このように、第３の貫通電極９７と第４の貫通電極９８を接続するための第１の配線パターン１０１と、迂回パターンとしての第２の配線パターン１０２を適宜組み合わせることで、設計自由度を保ちつつ周辺回路層１２とのコンタクトを図ることができる。
［第３の変形例］
図８６は、第３の変形例に係る半導体記憶装置の接続部の外観斜視図である。第１の実施形態と異なり、選択ゲート線ＳＧＬと上部配線層３２とを接続する第３の貫通電極９７は形成されていない。上部配線層３２は、更に上方に位置する配線層と、第５の貫通電極１０５により接続されている。第５の貫通電極１０５は、Ｙ方向に延在する配線パターン１０６の一端に接続され、配線パターン１０６の他端は、第４の貫通電極９８を介して第２の貫通電極５２と電気的に接続されている。
本変形例によれば、第５の貫通電極１０５及び配線パターン１０６を介して、上部配線層３２の更に上方に位置する配線層を、周辺回路層１２と電気的に接続することができる。また、上述した第１の実施形態及び第１〜第３の変形例に係る構成は、適宜組み合わせて採用することが可能である。これにより、設計の自由度を確保しつつ、接続部２１のスペース増大を抑制することができる。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、半導体記憶装置は、セルアレイ部と、このセルアレイ部に隣接して設けられ、上記セルアレイ部の下方に配置された周辺回路部と電気的に接続された接続部と、を備える。上記セルアレイ部は、第１の方向に延在し、上記第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差し且つ積層方向である第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、上記ビット線における上記ワード線と対向する側面に設けられ、上記ビット線及び上記ワード線の交差部において記憶素子として機能する可変抵抗層と、上記複数のワード線の上方の層に設けられ、上記ビット線を選択するための制御ゲートとして機能する複数の選択ゲート線と、上記複数の選択ゲート線の上方の層に設けられ、上記複数のビット線と上記制御ゲートを介して電気的に接続された複数のグローバルビット線と、を含む。上記接続部は、上記複数のワード線と電気的に接続された基部が形成された下部配線層と、上記下部配線層上に設けられ、上記セルアレイ部から延在する複数の選択ゲート線が形成された中部配線層と、上記中部配線層上に設けられ、上記複数のグローバルビット線と同じ配線層が形成された上部配線層と、を含む。上記下部配線層は、上記複数のワード線と、上記周辺回路部とを接続する第１の貫通電極と、上記中部配線層及び上記上部配線層の少なくとも一方と、上記周辺回路部とを接続する第２の貫通電極と、を有する。
また、例えば、この半導体記憶装置においては、上記接続部が、上記中部配線層と上記上部配線層とを接続する第３の貫通電極を含み、上記第３の貫通電極が、上記中部配線層と同じ材料で形成されている。
また、例えば、上記第３の貫通電極は、上記中部配線層と一体的に形成されている。
また、例えば、上記接続部は、上記上部配線層と上記第２の貫通電極とを接続する第４の貫通電極を含み、上記第４の貫通電極は、上記第３の貫通電極と異なる材料で形成されている。
また、例えば、上記中部配線層は、上記第３の貫通電極、上記上部配線層、及び上記第４の貫通電極を介し、上記第２の貫通電極と電気的に接続されている。
また、例えば、上記上部配線層は、上記第３の貫通電極と上記第４の貫通電極とを接続する第１の配線パターンを有し、上記第１の配線パターンは、上記第２の方向に延在して形成されている。
また、例えば、上記上部配線層は、上記第１の配線パターンと上記第４の貫通電極との接続部分を迂回する第２の配線パターンを有し、上記第２の配線パターンの両端は、それぞれ上記中部配線層と接続されている。
また、例えば、上記第２の柱状部と上記ワード線とが接続される複数の接続領域は、上記第２方向に向かって階段状に形成され、複数の上記第１の貫通電極は、上記複数の接続領域により、それぞれ異なるワード線に接続されている。
また、例えば、半導体記憶装置の製造方法においては、複数の絶縁層及び複数のワード線層が交互に積層されたワード線積層構造を含む下部配線層を形成し、上記下部配線層のうち、上記下部配線層の下方に配置された周辺回路部と接続される接続部において、上記下部配線層を上下に貫通する第１の貫通孔を形成し、上記接続部において、上記下部配線層の上面から上記複数のワード線層の各層に到達する第２の貫通孔を形成し、上記第１の貫通孔及び上記第２の貫通孔にビア材料を供給し、上記複数のワード線層と上記周辺回路部とを接続する第１の貫通電極と、上記下部配線層の上方に形成される配線層と上記周辺回路部と接続する第２の貫通電極と、をそれぞれ形成し、上記下部配線層のうち、上記接続部に第１の方向で隣接するセルアレイ部において、上記ワード線積層構造をパターニングし、上記第１方向に延在する複数のワード線を、上記第１方向と交差する第２方向に所定の間隔を空けて形成し、上記複数のワード線の側面に、記憶素子として機能する可変抵抗層を形成し、上記可変抵抗層の間に、上記第１の方向及び上記第２の方向に対し交差する積層方向である第３の方向に延在する複数のビット線を、上記第１方向及び上記第２方向に所定の間隔を空けて形成し、上記下部配線層の上方に、上記セルアレイ部及び上記接続部に跨って形成され、上記ビット線を選択するための制御ゲートとして機能する複数の選択ゲート線を含む中部配線層を形成し、上記中部配線層の上方に、上記複数のビット線と上記制御ゲートを介して電気的に接続された複数のグローバルビット線を含む上部配線層を形成し、上記中部配線層及び上記上部配線層の少なくとも一方と、上記第２の貫通電極とを接続する。
また、例えば、この製造方法においては、上記中部配線層と上記上部配線層とを接続する第３の貫通電極を形成する。この第３の貫通電極は、上記中部配線層を形成した後、上記第３の貫通電極が形成される領域を除いて上記中部配線層をエッチバックすることにより形成される。
また、例えば、この製造方法においては、上記上部配線層と上記第２の貫通電極とを接続する第４の貫通電極を形成する。この第４の貫通電極は、上記第３の貫通電極とは異なる材料で形成される。
また、例えば、この製造方法において、上記第４の貫通電極は、上記中部配線層に形成された層間絶縁膜に開口部を形成し、当該開口部に金属材料を充填することにより形成される。
また、例えば、この製造方法において、上記第１の貫通孔を形成する際には、上記ワード線積層構造の上面に、上記第１の貫通孔及び上記第２の貫通孔の両方の形成予定位置に跨る開口部が設けられた第１マスクを形成し、上記第１マスクの上面に、上記第２の貫通孔の形成予定位位置を覆う第２マスクを形成し、上記第１マスク及び上記第２マスクのいずれにも覆われていない部分をエッチングすることで、上記第１の貫通孔を形成する。
また、例えば、この製造方法においては、上記第１の貫通孔を形成した後、上記第２マスクをシュリンクさせ、上記第１の貫通孔の内部及びシュリンクした上記第２マスクの側面に、上記第１の貫通孔の側壁を保護するための第１側壁保護膜を形成する。
また、例えば、この製造方法においては、上記第２の貫通孔を形成した後、上記第２の貫通孔の内部及び上記第１の貫通孔と上記第２の貫通孔の間の中間領域を含む領域に、上記第２の貫通孔を保護するための第２側壁保護膜を形成する。
また、例えば、この製造方法において、上記第１の貫通電極を形成する際には、上記第１の貫通孔、上記第２の貫通孔、及び上記第２の貫通孔を形成する際にエッチングされた上記中間領域に、上記ビア材料を供給することで、上記第１の貫通孔に形成される上記第１の貫通電極の第１柱状部と、上記第２の貫通孔に形成される上記第１の貫通電極の第２柱状部と、上記ワード線積層構造の上面において上記第１柱状部と上記第２柱状部とを接続する架橋部とを同時に形成する。

Claims (6)

  1. セルアレイ部と、
    前記セルアレイ部に隣接して設けられ、前記セルアレイ部の下方に配置された周辺回路部と電気的に接続された接続部と、を備え、
    前記セルアレイ部は、
    第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する積層方向である第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
    前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
    前記ビット線における前記ワード線と対向する側面に設けられ、前記ビット線及び前記ワード線の交差部において記憶素子として機能する可変抵抗層と、
    前記複数のワード線の上方の層に設けられ、前記ビット線を選択するための制御ゲートとして機能する複数の選択ゲート線と、
    前記複数の選択ゲート線の上方の層に設けられ、前記複数のビット線と前記制御ゲートを介して電気的に接続された複数のグローバルビット線と、を含み、
    前記接続部は、
    前記複数のワード線と電気的に接続された基部が形成された下部配線層と、
    前記下部配線層上に設けられ、前記セルアレイ部から延在する複数の選択ゲート線が形成された中部配線層と、
    前記中部配線層上に設けられ、前記複数のグローバルビット線と同じ配線層が形成された上部配線層と、を含み、
    前記下部配線層は、
    前記複数のワード線と、前記周辺回路部とを接続する第１の貫通電極と、
    前記中部配線層及び前記上部配線層の少なくとも一方と、前記周辺回路部とを接続する第２の貫通電極と、
    を有することを特徴とする半導体記憶装置。
  2. 前記接続部は、前記中部配線層と前記上部配線層とを接続する第３の貫通電極を含み、
    前記第３の貫通電極は、前記中部配線層と同じ材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記接続部は、
    前記上部配線層と前記第２の貫通電極とを接続する第４の貫通電極と、
    前記上部配線層と、前記上部配線層より更に上方に形成された配線層とを接続する第５の貫通電極と、を含み、
    前記第５の貫通電極は、前記上部配線層を介して、前記第４の貫通電極と電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記複数のワード線は、前記接続部に形成された前記基部から、前記第１の方向の両側に向かって延在することで櫛歯状のパターンを形成し、
    前記第１の貫通電極は、前記第１の方向に対向する前記櫛歯状のパターンの間に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記複数のワード線は、前記接続部に形成された前記基部から、前記第１の方向の両側に向かって延在することで櫛歯状のパターンを形成し、
    前記第２の貫通電極は、前記第２の方向に隣接する前記櫛歯状のパターンの間に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記第１の貫通電極は、
    前記下部配線層を前記第３方向に貫通し、前記周辺回路部と前記下部配線層の上面を接続する第１の柱状部と、
    前記下部配線層の一部を前記第３方向に貫通し、前記ワード線と前記下部配線層の上面とを接続する第２の柱状部と、
    前記下部配線層の上面において、前記第１の柱状部と前記第２の柱状部とを接続する架橋部と、
    を有することを特徴とする請求項１に記載の半導体記憶装置。
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