JP2009224565A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、容量素子Cp1〜Cp3を構成する容量素子領域Cを有する。容量素子領域Cは、半導体基板上に積層された複数の容量線CpL1〜CpL4と、それら複数の容量線CpL1〜CpL4の上下間に形成された複数の層間絶縁層とを備える。隣接して積層された容量線の一方(CpL2,CpL4)は、所定電位に接続されている。隣接して積層された容量線の他方(CpL1,CpL3)は、接地電位に接続されている。隣接して積層された容量線CpL1〜CpL4及びそれら容量線CpL1〜CpL4間の層間絶縁層は、容量素子Cp1〜Cp3を構成する。
【選択図】図4
Description
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ(図示略)、及び容量素子領域Cを有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線(第1導電層)WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプは、メモリトランジスタから読み出した電位を増幅する。容量素子領域Cは、不揮発性半導体記憶装置100の駆動に用いられる電圧の昇圧用に、或いは保護素子として用いられる容量素子を構成する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
次に、図6〜図8を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図6は、第1実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の具体的な断面図であり、図7は、図6の一部拡大図である。図8は、第1実施形態に係る不揮発性半導体記憶装置100の容量素子領域Cの具体的な断面図である。
ソース側第1絶縁層21、及びソース側第2絶縁層23は、酸化シリコン(SiO2)にて構成されている。ソース側導電層22は、P+型のポリシリコン(p−Si)にて構成されている。ソース側分離絶縁層24は、窒化シリコン(SiN)にて構成されている。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図9及び図10を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図9は、第2実施形態に係る不揮発性半導体記憶装置の容量素子領域Caの一部概略断面図であり、図10は、その上面図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記構成から、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
(第3実施形態に係る不揮発性半導体記憶装置の構成)
次に、図11〜図13を参照して、本発明の第3実施形態に係る不揮発性半導体記憶装置の構成について説明する。図11は、第3実施形態に係る不揮発性半導体記憶装置の概略上面図である。図12は、図11のI−I’断面図であり、図13は、図11のII−II’断面図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、本発明の第3実施形態に係る不揮発性半導体記憶装置の効果を説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1及び第2実施形態と同様の効果を奏する。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第3実施形態に係る不揮発性半導体記憶装置において、第1〜第4容量素子導電層212a〜212d及び第1,第2配線導電層231a,231bは、第2実施形態の構成のように接続されてもよい。
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び容量素子を構成する容量素子領域を備える不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板上に積層された複数の第1導電層と、
前記複数の第1導電層の上下間に形成された複数の第1層間絶縁層と、
前記複数の第1導電層及び前記複数の第1層間絶縁層を貫通するように形成された半導体層と、
前記第1導電層と前記半導体層との間に形成された電荷蓄積層と
を備え、
前記容量素子領域は、
前記基板上に積層され且つ前記第1導電層と同層に形成された複数の第2導電層と、
前記複数の第2導電層の上下間に形成され且つ前記第1層間絶縁層と同層に形成された複数の第2層間絶縁層と
を備え、
隣接して積層された2層の前記第2導電層の一方は、第1の電位に接続され、
隣接して積層された2層の前記第2導電層の他方は、前記第1の電位と異なる第2の電位に接続され、
前記隣接して積層された2層の前記第2導電層及び当該2層の前記第2導電層間の前記第2層間絶縁層は、前記容量素子を構成する
ことを特徴とする不揮発性半導体記憶装置。 - 前記第2導電層の端部に接続し且つ積層方向に延びるように形成されたコンタクト層を備え、
前記複数の第1導電層の端部及び前記複数の第2導電層の端部は、階段状に形成され、
前記コンタクト層は、前記第1の電位又は前記第2の電位に接続されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 下層からn+1番目(nは0以上の自然数)の前記第2導電層は前記第1の電位に接続され、
下層からn+2番目の前記第2導電層は前記第2の電位に接続されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 下層から3n+1番目(nは0以上の自然数)の前記第2導電層は前記第1の電位に接続され、
下層から3n+2番目及び3n+3番目の前記第2導電層は前記第2の電位に接続されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記半導体層は、柱状又はU字状に形成されている
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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