JP2000514243A - 多層膜キャパシタ構造及び方法 - Google Patents

多層膜キャパシタ構造及び方法

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Abstract

(57)【要約】 多層膜キャパシタ構造が、モノリシック基板(12)上の下部電極層(16)、下部電極(16)上に敷かれている膜電極(18a,20,22)及び誘電体材料(18b,20b,22b)の対からなる中間層、及び中間層対の上に敷かれている膜電極(24a)及び膜誘電体(24b)の対からなる上部層を有する。この構造は、デバイスの全周縁にわたって、それぞれの電極層がその上の層の周縁の外側まで側方に広がる、メサ形状を有することが望ましい。従って、電極をいかなる組合せでも接続でき、いかなる所望の回路接続もできるように、各電極層はその突き出している縁にビアを通して接続できる上部表面を有する。望ましければ、単層キャパシタ構造をフィルタに最適化し得るように、誘電体材料に異なる周波数特性をもたせることができる。寄生容量効果を低減するために、下部電極(16)または上部電極(24a)のいずれかか、あるいはいずれも、接地し、中間層にキャパシタ接続部を設けることができる。

Description

【発明の詳細な説明】 多層膜キャパシタ構造及び方法 発明の分野 本発明は多層膜キャパシタ構造、及びその作成方法にかかわる。 発明の背景 電気回路の作成においては、通常集積回路の一部として、集積された形態にな し得る小形で信頼できるキャパシタ構造が必要とされる。 代表的な従来技術の多層キャパシタが、1994年11月22日公告の米国特 許第5,367,430号に示されている。この特許は、バインダーにセラミッ ク粉末を含む複数のグリーンテープの層の間に複数の電気導体の印刷層を置くこ とことにより作成される多層キャパシタを開示している。次いで、前記複数の導 体層の端に外部と接続するために接続部が作られる。この特許に示されるキャパ シタ構造の問題は、集積化が容易ではなく、さらに前記端部層の接続が機械的に 困難であり時間がかかることである。 別の多層キャパシタの形態が1993年4月27日に公告された米国特許第5 ,206,788号に示されている。この特許は、下部及び上部電極を有し、こ の上部電極と下部電極との間に多数の強誘電体材料層と電極層を交互に重ねた強 誘電体キャパシタを示している。この特許の目的はメモリ・デバイスに用いられ るキャパシタの欠陥率を下げることである。この特許に示されるキャパシタは、 集積回路の作成に用いられる種類の、一連のデポジション工程により形成される が、これらの層は非常に薄いので、前記中間層への接続形成の手だては全くなく 、何かそのような接続が形成されるべきであるとも言及されていない。 発明の要約 従って本発明の目的は、その態様の1つにおいて、多くの電極あるいは電極の 組合せの内のいずれにも簡単に接近できる、改良された膜キャパシタ構造を提供 することである。本発明の態様の1つにおいて、本発明は: (a) 基板上に敷かれている下部電極層と、 (b) 前記下部電極上に敷かれている少なくとも1対の膜電極及び膜誘電体 材料からなる中間層と、 (c) 前記中間層の最も上の対の上に敷かれている膜電極及び膜誘電体材料 からなる上部層対を含み、 (d) 前記下部電極は側方に前記中間層の外側まで広がる接続部を有し、前 記接続部は第1の上部表面を有し、前記第1の上部表面は回路に接続されるに適 当な手段を含み、 (e) 前記中間層の内の少なくとも1つの電極がより上部の層の外側まで側 方に広がる接続部を有し、前記接続部は第2の上部表面を有し、前記第2の上部 表面は回路に接続されるに適当な手段を含み、 (f) 前記上部電極層は第3の上部表面を有し、前記第3の上部表面は回路 に接続されるに適当な手段を含む、 多層キャパシタ構造を提供する。 別の態様において本発明は、それぞれ初めに選ばれた面積を有する、第1と第 2の電極を有し、これらの電極間に誘電体層を有する強誘電体膜キャパシタの電 圧による容量変動を低減する方法で:複数の膜電極層複数と交互する複数の膜誘 電体材料層を有する多層膜キャパシタ構造を形成して、前記電極層のそれぞれは さらに選ばれた面積を有し、さらに選ばれた面積のそれぞれは前記多層膜キャパ シタ構造の前記電極層の数から1を引いた値にほぼ等しい比率で前記初めに選ば れた面積より大きい、実質的に直列に配置される積層キャパシタを含むモノリシ ック構造を形成することを含む方法を提供する。 さらに別の態様において本発明は、キャパシタにかなりの漏洩電流が流れ始め る電圧を高める方法を提供し、前記方法は、それぞれ第1の選ばれた面積を有す る第1と第2の電極を有し、これらの電極間に誘電体層を有する、強誘電体膜キ ャパシタにかなりの漏洩電流が流れ始める前記電圧を高める方法を含み、複数の 膜電極層複数と交互する複数の膜誘電体材料層を有する多層膜キャパシタ構造を 形成して、前記電極層のそれぞれはさらに選ばれた面積を有し、さらに選ばれた 面積のそれぞれは前記多層膜キャパシタ構造の前記電極層の数から1を引いた値 にほぼ等しい比率で前記第1の選ばれた面積より大きい、実質的に直列に集成さ れる積層キャパシタを含むモノリシック構造を形成することを含む。 さらにまた別の態様において本発明は、前記構造の容量を決定する1つまたは 複数の主容量素子が妨害性の影響から比較的絶縁されるキャパシタを作成する方 法を提供する。本態様において本発明は、電気的に直列に集成される積層キャパ シタを含むモノリシック構造を形成するための複数の膜電極層と交互する複数の 膜誘電体材料層を含み、前記キャパシタは下層キャパシタ、上層キャパシタ、及 び前記下層及び上層キャパシタの間の中間キャパシタを含み、前記中間キャパシ タは前記上層及び下層キャパシタより実質的に容量が小さく、前記上層及び下層 キャパシタにより外部の影響から保護され、前記上層、下層及び中間キャパシタ は直列に集成され、前記上層及び下層キャパシタは回路と接続するに適当な手段 を含む、モノリシック多層膜構造を提供する。 本発明のさらなる目的及び利点は、添付図面とともになされる以下の記述で明 らかになるであろう。 図面の簡単な説明 添付図面において: 図1は、本発明に従う多層キャパシタ構造の略図的側面断面図である。 図2は、被覆誘電体層を除去した、図1のキャパシタ構造の上面図である。 図2aは、改変した誘電体層及び電極層対の上面図である。 図3は、製造許容差を示す、図2と同様の上面図である。 図4aから4eは、下方進行方式パターン形成による、本発明に従うキャパシ タ構造の作成を示す略図である。 図5は、無パターンの全面層構造の作成から受注メサ構造の作成、さらに受注 配線済製品の作成までの一連の製品製造工程を示す。 図6は、無パターンの全面層構造から在庫メサ構造の作成、さらに受注配線済 製品の作成までの一連の製品製造工程を示す。 図7a及び7bはそれぞれ、本発明に従うキャパシタ構造及び従来技術のキャ パシタを示し、前記下部電極と前記基板導体との間の寄生容量を示す。 図8aは、各導電体層間に特性の異なる誘電体層を有する、図1に示した種類 の多層キャパシタ構造の略図である。 図8bは、図8aのキャパシタ構造の容量対周波数を示すグラフである。 図9は、下部電極が接続されていない、図1及び2のキャパシタ構造の略図で ある。 図10は、2つの大容量結合層の間に埋め込まれた小容量層を有する、図1及 び2に示される種類のキャパシタ構造の略図である。 図11は、メサ形状の代わりに垂直な端部を有する、図10と同様のキャパシタ 構造の略図である。 図12は、小容量の下層部を有し、接地された下部電極を有する、図1及び2の キャパシタ構造の略図である。 図13は、小容量の下層部及び上層部を有し、接地された下部電極を有する、 図1及び2のキャパシタ構造の略図である。 図14aから14dは、本発明の実施の形態に従う直列接続キャパシタの、容 量対DC電圧に関する比例拡大効果を示す。 図15aから15dは、実施の形態図1及び2に従う直列接続多層構成の、漏 洩電流対電圧関係に関する比例拡大効果を示す。 図16は、図15aから15dのキャパシタに対して、容量に関するAC信号 の効果を示す。 図17は、時間依存誘電破壊を示すグラフである。 図18aは、メサ構造ではなく千鳥格子層を用いた、本発明の別の実施の形態 の上面図である。 図19bは、図18aのキャパシタ構造の側面図である。 望ましい実施の形態の詳細な説明 初めに、本発明に従う多層キャパシタ構造10の望ましい実施の形態を示す、 図1及び2を参照する。この構造10は、絶縁層14(例えば二酸化シリコンま たはその他のいずれか適当な絶縁材料)に覆われた、通常の基板12(例えばシ リコンまたはその他のいずれか適当な材料)を含む。前記絶縁層14の上面には 、いずれか適当な材料(例えばニッケル、白金、あるいはパラジウム)で作成さ れる通常の下部電極16がある。 上記下部電極16の上には、連続する中間電極層−誘電体層対18a,18b , 20a,20b,及び22a,22bがある。上層中間層22a,22bの上に は、上部層24a,24b(層24aは電極層、層24bは誘電体層)がある。 図示されている前記電極層及び誘電体層の全てが、スパッタリング、化学的気相 デポジション、蒸着、またはスピン−オン技法等の、全て当該分野でよく知られ た通常の方法で被着された膜層である。前記中間及び上部電極層は、前記下部電 極16と同様に、白金及び/またはパラジウム等のいずれか適当な金属の層であ る。前記誘電体層は、所望のいずれか適当な材料の層である。特に適していると 分かっている材料の種類の1つは、例えば米国特許第5,206,788号に開 示され、またキャパシタの分野ではよく知られている、強誘電体材料として知ら れ、あるいは極性誘電体材料とも呼ばれる種類である。強(極性)誘電体材料の 例は、ジルコン酸−チタン酸−鉛組成物である。よく知られているように、強( 極性)誘電体材料はキュリー温度より低い温度で自発的分極を示す。 図1において、縦方向の厚さはかなり誇張されている。前記電極及び誘電体層 は全て、望ましければより厚くすることもできるが、代表的には0.03〜1. 0μm程度の、非常に薄い膜層である。 図示されているように、前記層16及び18a,18bから24a,24bは 、メサ構造に集成されている。メサ構造においては、全て平面の大きさで、下方 の各層対の上面がその上の各層の下面より大きく、前記その上の層の外側まで側 方に広がるように、前記層対は上方から下方に順次大きくなっている。 電極及び誘電体層のメサ構造が形成された後に、全構造は(図1には示されて いるが、図2では明解さのために省かれている)、代表的にはやはり二酸化シリ コンである、絶縁層26で覆われる。この絶縁層26は前記メサの階段状パター ンに従うので、絶縁層26は各電極層16,18a,20a,22aの突き出し た縁の上に一組の環状平面30,32,34,36を区画する。窓すなわち経由 路(以降ビアと称する)が環状平面30から36に開けられ、このビアを通して 既述の電極への(代表的には金あるいはその他の適当な導電材料の)接続部30 ,40,42,44が設けられる。 前記環状平面30から36の幅は代表的には1ないし10μmであり、前記電 気的接続部を配列するには十分である。(代表的には前記接続部はそれが位置す る棚の幅の1/2から2/3を占めるであろう。)望ましければ点線で示されて いるように、ある与えられた用途において、当該回路封入品の作成における利便 性をより大きくするため、与えられたどの電極についても最良の位置にある接続 部が用いられるように、各中間電極層に追加の電気的接続部46,48,50, 42を作ることもできる。上部電気的接続部も前記上部電極24aに作られる。 さらに、望ましければ、各誘電体層がその下のより大きい電極との接続部作成 を容易にするための切込み領域を有することもできる。このことが、ある誘電体 層20aおよびそれに伴う電極層20bを示す、図2aに示されている。前記誘 電体層20aは、接続部57のための拡張された棚領域56を前記電極層20b 上に露出する、切込み角(かど)55を有する。このような拡張された棚領域は 各電極層の外周に沿った別の位置に露出させることもできる。 図1,2及び2aに示される構造により、キャパシタ電極層のいかなる所望の 組合せに対しても、受注生産の汎用性、各キャパシタ構造の特性数値及び信頼性 の最適化、及び生産効率が得られるように、各電極層について1つより多くの位 置に独立かつ任意に接続できる。3対の中間電極−誘電体層が示されてきたが、 中間層はいくつでも所望の数だけ作り得ることは理解されるであろう。さらに、 前記メサは、例えば正方形、長方形、円形、楕円形、あるいはL字形の、いかな る形状をもとることができる。露出した縁に接続部を有する前記メサ構造のさら なる利点は、欠陥及び付着問題をおこす、誘電体層を貫通する開口をもつ必要が ないことである。 膜層、特に薄膜が積み重ねられると、前記膜の縁の完全性及び精度を維持する ことが困難となる。しかしメサ構造により、垂直方向で一致した縁を有する積層 構造よりも大きな許容差が許される。すなわち図3に示されるように、前記誘電 体層の側方外縁58は、当該誘電体層の各辺に関して、前記電極層の側方外縁5 9の間のどこにあってもよく、よって縁にオーバーハングを生ずる危険性がほと んどない、相当の製造許容度が得られる。 さらに、図1に示すような、段差のある(すなわち階段状の)縁が作られると 、高すぎて、前記薄膜絶縁層26(または薄膜中間層誘電体)が被覆するに困難 な垂直な縁が形成される可能性はほとんどない。望ましい作成方法 膜デバイス構造についてはよく知られた2種の普遍的な作成方法がある。これ らの方法とは、下方進行方式及び積上げ方式作成である。下方進行方式は、前記 の層構造を作り上げるに十分な数の、基板上への多数の全面膜層の被着を含む。 次いでそれぞれの層のパターンを区画するために、マスクとエッチングを用いて 下方進行方式のパターン形成が行われる。図4aから4eは、図1及び2のメサ 構造の作成に用いられた下方進行方式パターン形成を示す。 図4aに示されるように、前記電極及び誘電体層18a,18bから24a, 24bは、前記基板12上の前記絶縁層14の上に無パターンの全面層構造60 をなして被着される。図4bは(前述したように、既知のマスク及びエッチング 技法により)パターン形成されている前記上部電極及び誘電体層24a,24b を示す。 図4cから4eは、最終のメサ構造62形成(図4e)に至るまでの、下方に 連続する電極及び誘電体層の連続パターン形成を示す。前記下部電極16のパタ ーン形成(図示せず)後、前記被覆絶縁層26(図4eには示されていない)が 加えられる。 下方進行方式パターン形成においては、下の層をパターン形成して、いずれか の上方層のパターン内に存在する領域を排除することは不可能であることが認め られるであろう。このことはメサ構造が用いられる場合には問題とならない。さ らに、メサ構造のある層にエッチングが施されるとき、外層の全側面は等しい処 理を受け、得られる構造の予測可能性が改善される。 積上げ方式作成では、前記下部層の形成から出発して1度に1層ずつデバイス 構造を築く。いくつかの積上げ方式作成方法が知られている。1つの方法におい ては、全面層が敷かれることにより一つの層が形成され、次いで不要な全面層材 料を取り除いてその層をパターン形成する。その後次の層が付け加えられる。あ るいは、選択的パターン被着法を用いる。リフトオフあるいはシャドウマスクが 、前記基板上の膜に所望のパターンを選択的に形成するために用いられる。この 方法では、前記膜が被着されるときに基板上にはリフトオフ・マスクが存在し、 膜被着後リフトオフマスクが除去され、パターン形成された膜を後に残す。図1 及 び2に示されるメサ構造は、下方進行方式あるいは積上げ方式の作成方法のいず れを用いても形成できるが、下方進行方式作成を用いると、製造上重要な利点が いくつか得られる。 メサ構造に理想的に適している下方進行方式作成の主要な利点は、下方進行方 式作成が立体形状的及び化学的に一様な条件の下でおこることである。前記構造 は敷かれながらパターン形成される必要がないので、連続する各全面膜層を一様 な立体形状的及び化学的特性を有する直前の層の全く同じ表面上に形成すること ができる。この結果、材料互換性を失わせる側方の変化すなわち移行領域は全く ない。積上げ方式作成の場合には、別個の立体形状的及び化学的性質を有する、 基板の2つの領域上で凝集し成長する膜は、前記異なる領域上では異なる特性を もつようになるだろう。さらに、(既述ののメサ構造に望ましい)下方進行方式 構成においては立体形状上の非一様性が存在しないから、被着層がおそらく薄く 形成されている移行領域端すなわち段部における膜応力及び欠陥の発生も防止で きる。 下方進行方式作成の別の利点は、図4aに示される無パターンの全面層を被着 し、標準全面層構造60を作成した後、所望に応じて特注のメサを形成できるこ とである。この1例が、在庫品であってよい、前記無パターンの全面層構造60 が示される、図5に示されている。この無パターンの全面層構造60は、次いで 、(例として示される)2つのメサ構造64a,64bを有する特注メサ・アレ ーにされる。次いで、このメサ構造64a,64bは66で示されるように配線 されて特注製品となる。 あるいは、図6に示されるように、無パターンの在庫全面層構造60は(例と して示される)やはり2つのメサ構造68a,68bを有する在庫メサ・アレー 68の作成に用いられる。このメサ・アレー68は、例えば図6の70で示され ている特注配線のような、顧客の要望に従った配線が施されるべき在庫品として 役立つ。 在庫メサ・アレー形態を作る、すなわち初めに特注用半製品を作る能力により 、製造リードタイムを短縮し、在庫費用を軽減することができ、よって効率を改 善できる。 メサ構造が用いられる場合にもかかわらず、積上げ方式作成が用いられたとし ても、前記構造の全電極及び誘電体層は直前の層の平坦面上に形成され、立体形 状的な(垂直な)段差上には形成されない。このことは、薄膜が被着面上での凝 集を必要とする以上、立体形状的な段差上よりも平坦な(水平な)面上に層を被 着する方が有効であるから、前記メサ構造の重要な利点である。メサ構造におい ては、保護すなわち外被絶縁層26のみが立体形状的な段差上に形成される必要 がある。従って得られる構造が化学的、機械的及び物理的非一様性をもつ可能性 は、前記層がより変化の多い立体形状の上に作成される場合にくらべて低い。 上述の集成構造は、その各層に容易に接続できるため、同じ基板上で異なる配 線図が異なるキャパシタのために用い得るという、高い融通性を提供することも 認められるであろう。すなわち、前記基板上のキャパシタのいくつかをある目的 のために最適化し、他のキャパシタを別の目的のために最適化することができる 。これらの目的のいくつかが本明細書の残りの部分で記述される。 さらなる適用及び実施の形態 次に前記下部電極16と前記基板12との間の寄生容量の影響を示す、図7a 及び7bを参照する。図7aは、交互する3つの電極16,20a,24aが7 2で一緒に接続され、交互する2つの電極18a,22aが74で一緒に接続さ れて、各キャパシタの容量がCの、並列接続された4つの平行平板キャパシタを 形成しているところを示す。(実際には各層の面積が違うので、各キャパシタの 容量は同じではないが、誘電体層の厚さすなわち比を変えることにより同じにす ることができる。)下部電極16と基板12との間の寄生容量はCsで示される 。 図7bはまた、容量4Cを有する単層キャパシタ76を示す。キャパシタ76 においては、下部電極78の面積は通常、図7aの下部電極16のほぼ4倍でな ければならない。従って、電極78とその基板80との間の寄生容量は4Csで あり、図7aの寄生容量より4倍大きい。 次に、メサ形態を有し、4つの並列接続キャパシタ、すなわちA,B,C及び Dを形成するように接続された5つの電極を有する、多層キャパシタ構造10を 再び示す図8aを参照する。それぞれの電極の組の間の誘電体層18a,20b ,22b,24bは、印加電界の周波数に対する応答が互いに異なるように作ら れ ている。既知の多くの誘電体材料の誘電率が周波数にともなって変化し、通常、 周波数がロールオフ周波数をこえて増加すると急激に低下する(周波数がこのロ ールオフ周波数より高いと、材料はそれ以上エネルギーを貯えられない)ことは よく知られている。上述の特性を示す材料の例には、前記ジルコン酸−チタン酸 −鉛(PZT)族の仲間、チタン酸−バリウム−ストロンチウム(BST)族の 仲間,二酸化シリコン、及び窒化シリコンがある。 図8aの例では、誘電体層18bの誘電率が高周波数で最初にロールオフし、 周波数がさらに高くなるにつれて層20b,22b及び24bの誘電率が順次ロ ールオフするとする。この場合の容量対周波数のグラフは図8bに示されるよう になる。ここで線分84は容量A,B,C,Dのいずれもロールオフしていない ときの総容量を示し、線分86は容量Aが急激に低い値までロールオフしたとき の総容量を示し、線分88は容量Bが急激に低い値までロールオフしたときの総 容量を示し、線分90は誘電体層24bのみが有効に機能しているときの総容量 を示す。説明のため前記ロールオフが急峻であるように示されているが、通常は 用いられる材料に依存する傾きを有する。誘電体層の厚さを互いに異なるように (すなわち異なる容量をもつように)して、さらに各キャパシタ層の特性を変え ることもできる。各キャパシタA,B,C,Dはそれ自身多層積層構造であって よく、またそれぞれにおいて層数を変えることもできる。 周波数特性の異なる誘電体層をもつ、図8aに示される構造は種々の用途、例 えばフィルタにおいて有用である。周波数応答の異なるキャパシタの組合せは、 一般に図8bに示される特性と同様の容量対周波数特性を与えるため一つに結合 されるが、このことは、所望の容量値対周波数特性の組合せを達成すためには様 々な層の誘電特性及び/または厚さを変えなければならない単一のモノリシック 構造ではこれまで決してできないことであった。 図8aの実施の形態に対する1つの実際的要請は、組成及び特性の異なる複数 の誘電体膜層を互いに密接に関連させて形成する必要があることである。従って アニール温度は、最も温度に敏感な材料の層に合わせて行われなければならない 。必要であれば、図8aのキャパシタ構造は、積上げ方式の手法で作成すること もできる。この場合、最も高温のアニールを必要とし最初に敷かれるのは前記下 部 層である。次いで、より低温のアニールを必要とし、それにしか耐えられない層 のみが前記アニール温度がより高い層の上に敷かれ、前記より高温の層がアニー ルされた後にアニールされる。 次に、容量値の精度の改善を目指した本発明の適用を示す、図9を参照する。 図1の実施の形態においては、前記下部電極16は別の材料、すなわち絶縁材料 14の上に被着しなければならない。前記2種の物質の間の密着層は、これらの 層が全て比較的薄い膜であるため、前記下部電極16の性能を落とすかもしれな い相互作用を引きおこす。これは層対層の調和性を低下させ、また特性数値及び 信頼性の予測性も低下させる。図9は、前記下部電極16と前記第1の誘電体層 18bを、接続94で示されるように代わりに第2の電極層18aに接続して、 事実上回避することによりこの問題を処理している。下部電極16には回路接続 はなされず、望ましければ、(図示されているように)電極16への接続を可能 にするビアは作成されない。前記第2の電極18aは、第1の誘電体層18bに 十分密着し、第1の誘電体層18bに弱くしか依存しない望ましい微構造を有す るとしている。いずれにしても、前記第2の電極18aのこの微構造は、引き続 いて形成される誘電体層20bの微構造に影響し、多層構造のさらに引き続く層 に引き継がれ(上方に伝わり)、前記第1の電極16及び前記第1の誘電体層1 8bにある異常は、これらの層に接続しないことで実質的に回避される。 図9の実施の形態においては、下部電極層16を除き様々な層のいずれにも接 続がなされ得る。例として、他の2つの接続が95及び96で示されている。 次に、前記キャパシタ構造の使用環境に存在するはずのガスまたは蒸気の侵入 により引きおこされる前記デバイスの故障を防止できる、本発明の実施の形態を 示す図10を参照する。図10の実施の形態は、図示されているようにメサ形状 をとり、上面に電極102また下面にもう1つの電極104をもつ埋込誘電体膜 層102を有する膜キャパシタ構造18を作成することにより上記の問題を処理 する。電極104の下では、大容量膜誘電体層106が絶縁基板110上の下部 電極108を覆っている。電極102の上では、別の大容量膜誘電体層112が 上部電極114に覆われている。接続部116,118が前記上部及び下部電極 108,114に作られているが、電極102,104にはない。すなわち、1 20,122,124で示される3つのキャパシタが形成される。キャパシタ1 20,124は、キャパシタ122を実質的に封入し、ガスあるいは蒸気の侵入 からキャパシタ122を保護する役目を果たしている。本適用においては、(直 列に接続されている)この組合せから得られる容量が埋込キャパシタ122によ り左右されるように、キャパシタ120,124で形成される容量はキャパシタ 122の容量値よりかなり大きな容量値を有する。例えば、キャパシタ122の 容量がCであり、上層及び下層キャパシタ120,124の容量がそれそれ10 Cであれば、前記構造18の容量C総合は、 で与えられる。 よってC総合=0.83Cであり、明らかに、前記構造の容量は前記中間層の 容量に支配されている。 望ましければ、図10の実施の形態は図11に示されるような構成にすること もできる。ここで、プライム付の数字は図10の要素に対応する要素を示す。図 11においては上層キャパシタ120及び下層キャパシタ106は、中間キャパ シタ122と、(中間キャパシタ122には接続部を作る必要がないので)側面 が同一面にそろっている。このことは、中間キャパシタ122の保護を若干改善 する。 それぞれの層の容量の差は、埋込(中間)キャパシタ122より誘電率が高い 誘電体材料を使用すること及び/または薄い誘電体層106,112を使用する ことにより調整できる。しかし、多数のキャパシタが単一の基板上に形成される ならば、あるキャパシタのある層をより薄くまたはより厚くすることは、多数回 の再マスク作業が(前記基板上の異なる領域に対して)施されない限り、前記基 板上の全てのキャパシタについて同じことができる必要がある。多数の再マスク 作業は欠陥の増加をもたらすので、通常は好ましくない。 本発明の別の適用が、前記キャパシタ構造10が回路132の接続点130に 接続され、この接続点が寄生容量に敏感である場合の使用に対する、図12に示 される。本適用においては、(図7aに関連して記述されているように、前記基 板と結合する寄生容量Csを有する)前記下部電極16が接地される。次いで、 回路接続点130への接続134が前記第2電極18aからなされる。さらに、 通常上部電極24aへの接続136を含む、本キャパシタ構造の他のいずれの所 望の電極にも接続がなされる。 前記回路132の寄生容量敏感接続点130は、前記上部電極24aに接続さ れることもあるが、多くの回路においてはいくつかの接続点が寄生に敏感であり 、上部電極24aはすでに寄生敏感接続点の1つに接続されているであろう。 ある場合には、前記電極18aに接続された接続点130は大きすぎる容量を 通して接地を“見る”べきではない。このような場合には前記下部誘電体層18 bが、前記第2電極層18aと接地との間の容量を低減するために、低誘電率材 料で作られるかあるいは比較的厚く作られるか、またはその両方である。 本発明のまた別の適用が図13に示され、いずれも同じ基板上に集積されてい るかマルチチップ・モジュール集成製品内にある膜キャパシタと隣接する部品と の間の容量性結合を最小限にとどめるという要求を扱う。図13の実施の形態に おいては、前記下部及び上部電極16,24aがいずれも接地され、残る中間層 がキャパシタを構成するために用いられる。接続部138,140が前記中間電 極18a,20a,22aのいずれかに作られる。 低誘電率材料を前記下部及び上部誘電体層18b,24bに用いれば、おそら く回路との接続に用いられる電極層18a,22a双方の接地との間の寄生容量 を低減する役に立つ。 次に、多くのキャパシタ、特に強誘電体膜キャパシタで生じる問題を説明する 図14aから14dを参照する。一般に、強誘電体膜は単層誘電体キャパシタ1 46に対して曲線144で示されるような非線型の電圧依存性を有する、すなわ ち中心DC電圧Vの回りのかなり小さな変化が容量を急激に低下させる。前記膜 が薄くなるほど、この問題はますます重大になる。多くの場合、前記容量−電圧 特性は、 C146(V)=C(1−αV2) で近似される。ここで、C146(V)は電極ABを有する単層誘電体キャパシタ 146の印加電圧Vにおける容量、Cは0ボルトにおける容量、およびαは前記 誘 電体材料の膜厚を含む特性に依存する定数である。 図14cに示されるような4層誘電体キャパシタ構造10が用いられるならば 、その容量C10(V)は、 C10(V)=C/4(1−α(V/4)2) で与えられる。ここで、Cは層のそれぞれの組の0ボルトにおける容量である。 (実際には、以下で述べるように、それぞれの層の容量は前記メサ構造のため若 干異なる。)得られる曲線は図14aに148で示され、前記容量C10(V)は 印加電圧への依存性がかなり小さくなっていることが分かるであろう。しかし前 記キャパシタは直列接続なので、C10(V)はC146(V)の1/4にすぎない 。 しかし、前記減少した容量はキャパシタ構造10の各層の大きさを比例拡大し て、各層の面積がキャパシタ10の層の4倍である、図14dに示されるような キャパシタ構造10’を作成することにより処理できる。この構造に対する容量 −電圧曲線は図14aに150で示され、容量は、 C10(V)=C(1−(α/16)V2) で与えられる。 すなわち、強誘電体キャパシタで重大な問題となるり得る容量のDC電圧依存 性は、多層構造のキャパシタを作り、この構造のそれぞれのキャパシタの大きさ をそれ相当に拡大することによりかなり小さくすることができる。 キャパシタ10’のそれぞれの層の容量を4Cとしているが、実際にはこれら の容量は、(前記メサ構造により)連続する層の面積が互いに若干異なるため、 互いに多少異なっていることに注意されたい。しかしこの違いは小さく、所望の 総合容量を得るために全体の面積を調整することにより補償できる。一般に、隣 接する層対の間の面積(従って容量)の違いは、1%から20%の範囲にあるで あろう。4対の層では一般に、前記上部及び下部対の間の面積の差は、4%から 50%の間にあるであろう。前記複数の層を並列接続すると前記面積の差は通常 問題とならないが、直列接続では面積の差は通常小さい値に保たれる。前記誘電 体層の厚さも変え得るが、再マスク作業を避けるため、単一の基板上の全ての誘 電体層の厚さは(図8a,8bのような特別の場合を除き)同じとすることが、 製造上の容易さ及び後の注文生産のためには望ましい。 図14及び14dの多層キャパシタ10,10’は,メサ構造で示されている が、望ましければ、また直列接続とするのであれば、前記下部層を除く全ての層 を側面が垂直な積層とすることができる。しかし、1つの基板上のあるキャパシ タが垂直な縁をもってパターン形成されるならば、(多数回の再パターン形成作 業を避けるため)前記基板上の全ての前記キャパシタについて同じことがなされ なければならなくなる。よって、メサ構造が望ましい。 次に漏洩電流問題を処理する、図15aから15dを参照する。ほとんどのキ ャパシタにおいては、漏洩電流はある与えられた印加電圧で流れ始め、前記印加 電圧の増加とともに増加する。図15aは、図15bに示され容量Cを有する単 層誘電体キャパシタ154の代表的な相対動作電流(すなわち漏洩電流)対印加 電圧曲線を152で示している。図15aでは対数−対数目盛が用いられている 。かなりの動作電流が印加電圧値V1の点155で流れ始め、その点から急速に 増加していることが分かるであろう(V1より低い電圧では、前記漏洩電流は一 般に10-8アンペア/cm2より小さい)。 図15cに示されるように、例えば4層誘電体を有する多層キャパシタ構造1 0を用いれば、前記動作電圧は全ての層の間で分割されて、各層にかかる電界は 1/Nに縮小される。ここでNは、誘電体層の数である。一般に、ランダム欠陥 がいずれの層においても前記漏洩を支配しているのでなければ、前記電流対印加 電圧の関係は、単層動作に関する前記電圧範囲でほぼ1/Nに縮小されるであろ う。構造10の前記4つのキャパシタのそれぞれの容量はほぼCとしている。従 って、構造10の相対動作電流はより高い閾値印加電圧をこえてからのみ、急激 に増加しはじめる。 (前記複数の層は直列接続であるので)容量値も層の数の増加にともない低下 するが、これを補償するためにそれぞれの層の大きさすなわち容量値を、図15 dの10’に示されるように、比例拡大することができる。図15dにおいては 、それぞれの層の面積は図15cの層の4倍であるとしている。図15aの曲線 156で示される相対動作電流は、曲線152と同様の形状を有する、すなわち 、閾値点158までは徐々に増加し次いでその後急激に増加する。4層の場合の 点158は、電圧V1より4倍大きい電圧V2に生じる(容量を大きくするため に は前記誘電体層の厚さはを薄くすることもできるが、一部は漏洩電流がさらに大 きくなるため、また一部は、既述したように、多数回の再マスク作業を避けよう とするならば基板上の他のキャパシタの全ても同じ処理を受ける必要があるため 、単純にこの手法を用いるのは望ましくない)。 図15aから、印加電圧VがV1より低い場合に、キャパシタ10’の前記漏 洩電流すなわち相対動作電流はキャパシタ154より若干大きいが、ほんの少し 大きいだけ(同じ桁である)ことは分かるであろう。 しかし印加電圧VがV1とV2の間にあるときは、キャパシタ10’の前記漏 洩電流すなわち相対動作電流はキャパシタ154より0から4桁(べき次数)小 さくなり得る。これは直列接続キャパシタ10’が前記高漏洩閾値電圧V2=4 V1にまだ達していないからである。 印加電圧VがV2より大きい場合でも、キャパシタ10’の前記漏洩電流すな わち相対動作電流は、前記電流−電圧特性が図15aに与えられる例にあるよう にスーパーリニアであれば、キャパシタ154よりも(同じ印加電圧Vに対して )約4桁低いままである。本例では、キャパシタ10’の面積拡大は、動作電流 における前記の有利なスーパーリニア縮小をまったく相殺していない。 どれだけの層を接続するかを選択することにより、直列接続キャパシタ構造の 漏洩電流と容量値との間を最適化できることは認められるであろう。 縦軸に容量が、また横軸にAC電圧がプロットされた図16に示されるように 、大AC信号がほとんどの強誘電体キャパシタの容量を変動させることも知られ ている。図16において、曲線162は代表的な単層誘電体強誘電体膜キャパシ タの印加AC信号電圧による前記容量変動を示している。曲線164は図15c の構造10を用いた場合のAC信号による容量変動を示している。前述と同様に 、印加電圧が用いられた層の間で分割され、この結果描かれた範囲では比較的リ ニアな容量対AC電圧曲線164が得られる。前記の層は直列接続されているか ら、0ボルトにおいて、曲線164の全容量は曲線162の1/4にすぎない。 前述と同様に、これは図15dの構造10’で示されるように前記キャパシタ層 の面積を拡大することにより処理され、図16の曲線166が得られる。曲線1 66は曲線162よりかなりリニアである。 図15dに示される多層キャパシタ構造を用いることのさらなる利点は、時間 依存誘電破壊(TDDB)と呼ばれる現象に関係している。これは、単層キャパ シタの漏洩電流密度対時間を(対数−対数目盛で)プロットした図17に描かれ ている。通常前記漏洩電流密度は、誘電体に電荷が蓄積するにつれて、直線16 8で示されるように時間とともに減少する。しかし169に示されるように、漏 洩電流の突発的増加(バースト)が時々おこる。回路に雑音あるいはさらによく ない症状を引きおこす、これらのどちらかというと予測不可能なバーストは、い ろいろな要因、例えば空間的にランダムな点欠陥、その点に熱破壊を引きおこす 局所点加熱、電荷キャリアの局所蓄積、及び水分増加、によりおこり得る。異な る層では異なる時間でTDDBがおこるならば、生じるそれそれの雑音バースト の大きさは(ある層にTDDBがあっても他の層にはないであろうから)小さく なるので、面積を拡大した多層構造の使用によりTDDBの影響を低減できる。 次に、改変された多層キャパシタ構造を示す、図18a及び18bを参照する 。このキャパシタ構造170はメサ構造ではなく、代わりに、基板176を覆う 絶縁174上に形成された下部電極172及び電極172の上に位置する3対の 付加電極層−誘電体層178a,178b,180a,180b及び182a, 182bを有する千鳥格子構造である点が、図1及び2に示された構造と異なっ ている。 図18a,18bに示される前記千鳥格子配列においては、174,186, 188,190で示されるように回路接続部を各電極に設け得るように、各電極 172,178a,180a,180bは残余層から横に引き出されている。用 いられる材料は前出の実施の形態と同じ、すなわち既知の被着方法で敷かれた膜 導電体及び膜誘電体層である。図18a,18bの実施の形態においては上層が 下層を越えて突き出ているから、図18a,18bの実施の形態は下方進行方式 パターン形成ではなく積上げ方式作成により築かれなければならないことは明ら かであろう。 図18a,18bの実施の形態は、前出の実施の形態と同様、回路接続部を必 要に応じて電極層のいずれかまたは全てに設け得るという利点を有する。しかし 図18a,18bの実施の形態の欠点は、192,194で示されるようなコー ナー部には凹凸があってその上への膜被着が困難であり、ある領域では厚すぎて 適当な密着性を得られず、(各電極層の周縁部まわりのどこにでも接続部を設け ることのできるメサ構造と比較して)接続領域に用い得る位置が制限され、寄生 容量が大きくなるという問題があることである。 本発明の望ましい実施の形態を述べてきたが、付した請求の範囲内で種々の変 更がなされ得ることが認められるであろう。
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Claims (1)

  1. 【特許請求の範囲】 1.多層キャパシタ構造において、 (a) 基板上に敷かれている下部膜電極層と、 (b) 前記下部電極上に敷かれている膜電極及び膜誘電体材料からなる少なくと も1対の中間層と、 (c) 前記中間層の最も上層の対の上に敷かれている膜電極及び膜誘電体材料か らなる対の上部層を含み、 (d) 前記下部電極が前記中間層の外側まで側方に広がる接続部分を有し、前記 接続部分が第1の上部表面を有し、前記第1の上部表面が回路との接続に適 当な手段を含み、 (e) 前記中間層の内少なくとも1つの電極がその上方にある前記層の外側まで 側方に広がる接続部分を有し、前記接続部分が第2の上部表面を有し、前記 第2の上部表面が回路との接続に適当な手段を含み、 (f) 前記上部電極が第3の上部表面を有し、前記上部表面が回路との接続に適 当な手段を含む、 ことを特徴とするキャパシタ構造。 2.前記少なくとも1対の中間層が前記上部層の全周縁にわたって前記上部層の 外側まで側方に広がり、前記下部電極が前記少なくとも1対の中間層の全周縁 にわたって前記中間層の外側まで側方に広がるように、前記層がメサ構造に集 成されていることを特徴とする請求の範囲第1項記載のキャパシタ構造。 3.複数対の前記中間層があり、複数の前記中間層対のそれぞれにおいて、複数 の前記中間層対のそれぞれの前記電極層がそれより上方にある全ての中間層の 周縁の外側まで側方に広がっていることを特徴とする請求の範囲第2項記載の キャパシタ構造。 4.前記誘電体材料が強誘電体材料であることを特徴とする請求の範囲第1項か ら第3項のいずれかに記載のキャパシタ構造。 5.対の層のそれぞれが、隣接する対の前記電極層とキャパシタを形成し、前記 キャパシタ構造における複数の前記キャパシタが並列接続されていることを特 徴とする請求の範囲第1項から第3項のいずれかに記載のキャパシタ構造。 6.前記誘電体層の内少なくともいくつかが、他の前記誘電体層とは異なる誘電 定数を有することを特徴とする請求の範囲第1項から第3項のいずれかに記載 のキャパシタ構造。 7.前記誘電体層の内少なくともいくつかが、他の前記誘電体層とは異なる周波 数応答特性を有することを特徴とする請求の範囲第1項から第3項のいずれか に記載のキャパシタ構造。 8.前記下部電極がいかなる回路とも接続されず、少なくとも1つの前記中間層 対の前記電極層が回路に接続されることにより、前記下部電極と前記基板との 間の寄生容量の前記接続される回路への影響を低減することを特徴とする請求 の範囲第3項記載のキャパシタ構造。 9.前記下部電極が前記下部電極層に接する前記誘電体層及び前記下部電極層に 接する前記誘電体層に接する前記電極層と、前記構造における残りの層の内少 なくともいくつかにより形成される容量値よりも値の小さいキャパシタを形成 することを特徴とする請求の範囲第8項記載のキャパシタ構造。 10.前記上部及び下部電極層が接地されていることを特徴とする請求の範囲第3 項記載のキャパシタ構造。 11.前記上部及び下部電極層がそれらに隣接する誘電体層及び前記隣接する誘電 体層に接する前記電極層と上部及び下部キャパシタを形成し、前記上部及び下 部キャパシタが前記構造における残りの層の内少なくともいくつかにより形成 される容量値よりも小さい容量値を有することを特徴とする請求の範囲第10 項記載のキャパシタ構造。 12.前記層が少なくとも3つのキャパシタ、すなわち下層キャパシタ、上層キャ パシタ、及び前記下層及び上層キャパシタの間の中間キャパシタを定め、前記 中間キャパシタが前記上層及び下層キャパシタより実質的に小さい容量値を有 し、前記上層及び下層キャパシタにより環境の影響から保護され、前記上層、 下層及び中間キャパシタが直列に集成されるとともに、前記上層及び下層キャ パシタが回路との接続に適当な手段を含むことを特徴とする請求の範囲第2項 または第3項記載のキャパシタ構造。 13.多層キャパシタにおいて、 (1) 基板と、 (2) 前記基板上に形成された複数の独立したキャパシタ構造を含み、 (3) 前記キャパシタ構造のそれぞれが、 (a) 前記基板上に敷かれている下部電極層と、 (b) 前記下部電極上に敷かれた膜電極及び膜誘電体材料かならる少なくとも1 対の中間層と、 (c) 最も上層の中間層対の上に敷かれている膜電極及び膜誘電体材料からなる 上部対を含み、 (d) 前記下部電極が前記中間層の外側まで側方に広がる接続部分を有し、前記 接続部分が第1の上部表面を有し、前記第1の上部表面が回路との接続に適 当な手段を含み、 (e) 前記中間層の内少なくとも1つの電極がその上方にある前記層の外側まで 側方に広がる接続部分を有し、前記接続部分が第2の上部表面を有し、前記 第2の上部表面が回路との接続に適当な手段を含み、 (f) 前記上部電極層が第3の上部表面を有し、前記上部表面が回路との接続に 適当な手段を含み、 (g) 前記少なくとも1対の中間層が前記上部層の全周縁にわたって前記上部層 の外側まで側方に広がり、前記下部電極が前記少なくとも1対の中間層の全 周縁にわたって前記中間層の外側まで側方に広がるように、前記層がメサ構 造に集成されている、 ことを特徴とするキャパシタ。 14.それぞれのキャパシタ構造の電極層の内少なくともいくつかの電極層の前記 基板の上方における位置が、他の前記キャパシタ構造の電極層の前記基板の上 方における位置と一致し、前記キャパシタ構造において一致する電極層の厚さ が全て同じであることを特徴とする請求の範囲第13項記載のキャパシタ。 15.それぞれのキャパシタ構造の前記誘電体層の内少なくともいくつかの誘電体 層の前記基板の上方における位置が、他の前記キャパシタ構造の誘電体層の前 記基板の上方における位置と一致し、前記キャパシタ構造において一致する誘 電体層の厚さが全て同じであることを特徴とする請求の範囲第14項記載のキ ャパシタ。 16.前記膜誘電体材料が強誘電体材料であることを特徴とする請求の範囲第15 項記載のキャパシタ。 17.前記キャパシタ構造の内少なくとも2つの間の接続を含むことを特徴とする 請求の範囲第13項,第14項,第15項または第16項記載のキャパシタ。 18.前記基板上への前記電極層及び前記膜誘電体を被着し、次いで前記基板上の 前記複数の前記キャパシタ構造を形成するため、前記電極層及び前記膜誘電体 を下方進行方式でパターン形成することにより形成されることを特徴とする請 求の範囲第13項,第14項,第15項または第16項記載のキャパシタ。 19.多層膜キャパシタ構造の作成方法において、 (a) 基板を作成し、 (b) 前記基板上に下部膜電極を形成し、 (c) 前記下部電極上に膜電極及び膜誘電体材料からなる複数対の中間層を形成 し、 (d) 前記中間層対上に膜電極及び膜誘電体材料からなる上部層対を形成し、 (e) 前記下部電極、前記上部電極、及び中間層対の前記電極が、前記電極への 電気的接続のために上方から接続するための露出した上部表面を有するよう に前記層を区画する、 工程を含むことを特徴とする方法。 20.前記層の形成後、その一部が選択的に除去されて、前記下部電極層が前記構 造の前記全周縁にわたってその上方にある前記電極層の周縁の外側まで側方に 広がり、前記中間層の前記電極層の内少なくともいくつかが前記構造の前記全 周縁にわたってその上方にある前記電極層の周縁の外側まで側方に広がる、メ サ構造を形成することを特徴とする請求の範囲第19項記載の方法。 21.前記誘電体材料が強誘電体材料であることを特徴とする請求の範囲第20項 記載の方法。 22.前記基板上の複数の前記キャパシタ構造を同時に形成するための、前記層を パターン形成する工程を含むことを特徴とする請求の範囲第19項,第20項 または第21項記載の方法。 23.前記基板上の複数の前記キャパシタ構造を同時に形成するために前記層をパ ターン形成し、次いで前記基板上の異なるキャパシタ構造に異なる接続を形成 する工程を含むことを特徴とする請求の範囲第19項,第20項または第21 項記載の方法。 24.それぞれ面積が初めに選ばれた第1及び第2の電極をそれらの電極の間の誘 電体層とともに有する強誘電体膜キャパシタの電圧による容量変動を低減する 方法において、実質的に直列に集成された積層キャパシタを含むモノリシック 構造を形成するために複数の膜電極層と交互する複数の誘電体材料膜層を有す る多層膜キャパシタ構造を形成し、前記電極層のそれぞれがさらに選ばれた面 積を有し、前記さらに選ばれた面積が前記多層膜キャパシタ構造の前記電極層 の数から1を引いた数にほぼ等しい倍率で前記初めに選ばれた面積より大きい ことを特徴とする方法。 25.それぞれ面積が初めに選ばれた第1及び第2の電極をそれらの電極の間の誘 電体層とともに有する強誘電体膜キャパシタにおいてかなりの漏洩電流が流れ 始める電圧を高める方法において、実質的に直列に集成された積層キャパシタ を含むモノリシック構造を形成するために複数の膜電極層と交互する複数の誘 電体材料膜層を有する多層膜キャパシタ構造を形成し、前記電極層のそれぞれ がさらに選ばれた面積を有し、前記さらに選ばれた面積が前記多層膜キャパシ タ構造の前記電極層の数から1を引いた数にほぼ等しい倍率で前記第1の選ば れた面積より大きいことを特徴とする方法。 26.前記電極層が少なくとも5層存在することを特徴とする請求の範囲第24項 または第25項記載の方法。 27.電気的に直列に集成された積層キャパシタを含むモノリシック構造を形成す るための複数の膜電極層と交互する複数の誘電体材料膜層を含むモノリシック 多層膜キャパシタ構造において、前記キャパシタが下層キャパシタ、上層キャ パシタ、及び前記下層及び上層キャパシタの間の中間キャパシタを含み、前記 中間キャパシタが前記上層及び下層キャパシタよりも実質的に小さい容量値を 有し、前記上層及び下層キャパシタにより環境の影響から保護されており、前 記上層、下層及び中間キャパシタが直列に集成されるとともに、前記上層及び 下層キャパシタが回路との接続に適当な手段を含むことを特徴とするキャパシ タ構造。
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