JPH09205179A - 薄膜回路素子およびその製造方法 - Google Patents
薄膜回路素子およびその製造方法Info
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- JPH09205179A JPH09205179A JP8010526A JP1052696A JPH09205179A JP H09205179 A JPH09205179 A JP H09205179A JP 8010526 A JP8010526 A JP 8010526A JP 1052696 A JP1052696 A JP 1052696A JP H09205179 A JPH09205179 A JP H09205179A
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Abstract
(57)【要約】
【課題】 高誘電率膜を用いたＭＩＭキャパシタにおい
てキャパシタ耐圧を低下させる下部電極上のヒロックの
発生を防ぐことによる耐圧の向上と電極の抵抗低減によ
り高周波特性に優れたＭＩＭキャパシタを得る。 【解決手段】 Ｔｉ層２３および２５と厚さ１００nm以
下のＰｔ層２４および２６を積層して形成した下部電極
を用いる。ＭＩＭキャパシタの下部電極は高誘電率膜の
加工後に行う。
てキャパシタ耐圧を低下させる下部電極上のヒロックの
発生を防ぐことによる耐圧の向上と電極の抵抗低減によ
り高周波特性に優れたＭＩＭキャパシタを得る。 【解決手段】 Ｔｉ層２３および２５と厚さ１００nm以
下のＰｔ層２４および２６を積層して形成した下部電極
を用いる。ＭＩＭキャパシタの下部電極は高誘電率膜の
加工後に行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜回路で用いら
れる電極構造やＭＩＭ（金属−誘電体−金属）構造を用
いた受動素子、特にマイクロ波領域で使用される薄膜キ
ャパシタに関する。
れる電極構造やＭＩＭ（金属−誘電体−金属）構造を用
いた受動素子、特にマイクロ波領域で使用される薄膜キ
ャパシタに関する。
【０００２】
【従来の技術】メモリ集積回路やマイクロ波領域で用い
られる集積回路の容量素子として、ＭＩＭキャパシタが
用いられている。ＭＩＭキャパシタは、上部電極、下部
電極の２つの電極が誘電体膜をはさみ込んだ構造であ
る。このＭＩＭキャパシタの容量は、誘電体の比誘電
率、誘電体の厚さ（電極間距離）、電極の面積の関数で
あるため、小型かつ大容量のキャパシタを得る為には、
ＢａＴｉＯ(3) ，ＳｒＴｉＯ(3) ，ＰｂＴｉＯ(3) ，等
の比誘電率の大きな誘電体膜（高誘電率膜）が有効であ
る。
られる集積回路の容量素子として、ＭＩＭキャパシタが
用いられている。ＭＩＭキャパシタは、上部電極、下部
電極の２つの電極が誘電体膜をはさみ込んだ構造であ
る。このＭＩＭキャパシタの容量は、誘電体の比誘電
率、誘電体の厚さ（電極間距離）、電極の面積の関数で
あるため、小型かつ大容量のキャパシタを得る為には、
ＢａＴｉＯ(3) ，ＳｒＴｉＯ(3) ，ＰｂＴｉＯ(3) ，等
の比誘電率の大きな誘電体膜（高誘電率膜）が有効であ
る。
【０００３】このような高誘電率膜の例として、ＳｒＴ
ｉＯ(3) を用いた報告がＩＢＭ−ジャーナル・オブ・リ
サーチ・アンド・ディベロップメント（ＩＢＭ Ｊｏｕ
ｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅ
ｌｏｐｍｅｎｔ）１９６９年１１月号６８６−６９５頁
に報告されている。これらの高誘電率膜は、３００〜８
００℃の基板温度で作製すると良好な結晶性を有する。
しかしＧａＡｓ基板上の回路では、ＧａＡｓの分解温度
である６５０℃以上の基板温度で成膜することはできな
いため、３００〜６００℃で良質な膜質を得ることがで
きるスパッタ成膜のＢａＴｉＯ(3) ，ＳｒＴｉＯ(3) ，
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) が有用である。キ
ャパシタの電極には誘電体の電極と反応の少ない下部電
極が必要である。そのため、例えば特開平４−３６０５
０６号公報の薄膜キャパシタのように高融点であり高誘
電率膜との反応の少ないＰｔ，Ｐｄ，Ｒｈ，およびこれ
を第１層とし基板との密着層として第２層にＴｉを用い
たＰｔ／Ｔｉなどが下部電極として広く用いられてい
る。
ｉＯ(3) を用いた報告がＩＢＭ−ジャーナル・オブ・リ
サーチ・アンド・ディベロップメント（ＩＢＭ Ｊｏｕ
ｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅ
ｌｏｐｍｅｎｔ）１９６９年１１月号６８６−６９５頁
に報告されている。これらの高誘電率膜は、３００〜８
００℃の基板温度で作製すると良好な結晶性を有する。
しかしＧａＡｓ基板上の回路では、ＧａＡｓの分解温度
である６５０℃以上の基板温度で成膜することはできな
いため、３００〜６００℃で良質な膜質を得ることがで
きるスパッタ成膜のＢａＴｉＯ(3) ，ＳｒＴｉＯ(3) ，
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) が有用である。キ
ャパシタの電極には誘電体の電極と反応の少ない下部電
極が必要である。そのため、例えば特開平４−３６０５
０６号公報の薄膜キャパシタのように高融点であり高誘
電率膜との反応の少ないＰｔ，Ｐｄ，Ｒｈ，およびこれ
を第１層とし基板との密着層として第２層にＴｉを用い
たＰｔ／Ｔｉなどが下部電極として広く用いられてい
る。
【０００４】
【発明が解決しようとする課題】このように、高誘電率
膜と反応しない代表的な電極材料としてＰｔ，ＲｕＯ(2
) ，Ｐｄ，Ｒｈがある。このうちＰｔは高誘電率膜の成
長下地として、成長した高誘電率膜との反応の起こり難
さや膜質が最も優れた材料である。しかし、Ｐｔの電気
抵抗率は通常配線材料として用いられるＡｕ等に比べ電
気抵抗率が高いためキャパシタの電気抵抗が高くなり、
高周波電流通過時の損失が大きくなる欠点があった。た
とえば図８に示す従来技術のように膜厚５０nmのＴｉ密
着層７２と膜厚１５０nmのＰｔ層７３を持つ従来のキャ
パシタにおいてはＰｔおよびＴｉの比抵抗率がそれぞれ
１．１×１０-7Ωm ，５．４×１０-7Ωm と同等の厚さ
のＡｕに比べて５倍以上の電気抵抗を持っている。
膜と反応しない代表的な電極材料としてＰｔ，ＲｕＯ(2
) ，Ｐｄ，Ｒｈがある。このうちＰｔは高誘電率膜の成
長下地として、成長した高誘電率膜との反応の起こり難
さや膜質が最も優れた材料である。しかし、Ｐｔの電気
抵抗率は通常配線材料として用いられるＡｕ等に比べ電
気抵抗率が高いためキャパシタの電気抵抗が高くなり、
高周波電流通過時の損失が大きくなる欠点があった。た
とえば図８に示す従来技術のように膜厚５０nmのＴｉ密
着層７２と膜厚１５０nmのＰｔ層７３を持つ従来のキャ
パシタにおいてはＰｔおよびＴｉの比抵抗率がそれぞれ
１．１×１０-7Ωm ，５．４×１０-7Ωm と同等の厚さ
のＡｕに比べて５倍以上の電気抵抗を持っている。
【０００５】また、高誘電率膜は通常イオンミリング
や、異方性の強いドライエッチング法によって加工され
るため、高誘電率膜の不要部分除去の際に下部電極はオ
ーバーエッチングされ大きく削られていた。この下部電
極の薄層化は電極の抵抗の増加を引き起こす。図７のキ
ャパシタ中、膜厚２００nmのＳｒＴｉＯ(3) 高誘電率膜
７８をイオンミリングにより加工する際に、高誘電率膜
の面内膜厚分布を考慮して例えば膜厚の１０％、２０nm
分のオーバーエッチングを行うと、Ｐｔのイオンミリン
グに対するエッチングレートが約５０nm／ｍｉｎであり
ＳｒＴｉＯ(3) のエッチングレートが約１０nm／ｍｉｎ
であるので、下部電極は約１００nm薄層化していた。
や、異方性の強いドライエッチング法によって加工され
るため、高誘電率膜の不要部分除去の際に下部電極はオ
ーバーエッチングされ大きく削られていた。この下部電
極の薄層化は電極の抵抗の増加を引き起こす。図７のキ
ャパシタ中、膜厚２００nmのＳｒＴｉＯ(3) 高誘電率膜
７８をイオンミリングにより加工する際に、高誘電率膜
の面内膜厚分布を考慮して例えば膜厚の１０％、２０nm
分のオーバーエッチングを行うと、Ｐｔのイオンミリン
グに対するエッチングレートが約５０nm／ｍｉｎであり
ＳｒＴｉＯ(3) のエッチングレートが約１０nm／ｍｉｎ
であるので、下部電極は約１００nm薄層化していた。
【０００６】これらの欠点を回避するためには下部電極
厚を増加させることが必要である。しかしながら、スパ
ッタ形成したＰｔはおよそ１００nmを越える膜厚におい
て表面にヒロックと呼ばれる微細な突起を生じやすくな
る。例えば図８では、４５０℃でＳｒＴｉＯ(3) 高誘電
率膜７８をスパッタ成膜する際にヒロック７０を電極表
面に生じ、キャパシタ破壊耐圧が１０Ｖ以下に劣化して
しまった。
厚を増加させることが必要である。しかしながら、スパ
ッタ形成したＰｔはおよそ１００nmを越える膜厚におい
て表面にヒロックと呼ばれる微細な突起を生じやすくな
る。例えば図８では、４５０℃でＳｒＴｉＯ(3) 高誘電
率膜７８をスパッタ成膜する際にヒロック７０を電極表
面に生じ、キャパシタ破壊耐圧が１０Ｖ以下に劣化して
しまった。
【０００７】本発明の目的は、高誘電率膜を持ち、下部
電極最上層にＰｔを用いる薄膜キャパシタにおいて、キ
ャパシタ破壊耐圧を低下させる下部電極上のヒロックの
発生を防ぐと同時に、高誘電率膜の加工後にも下部電極
を低抵抗とし、高周波特性に優れたＭＩＭキャパシタ構
造およびその製造方法を得ることである。
電極最上層にＰｔを用いる薄膜キャパシタにおいて、キ
ャパシタ破壊耐圧を低下させる下部電極上のヒロックの
発生を防ぐと同時に、高誘電率膜の加工後にも下部電極
を低抵抗とし、高周波特性に優れたＭＩＭキャパシタ構
造およびその製造方法を得ることである。
【０００８】
【課題を解決するための手段】本発明では、ＧａＡｓに
形成される電極を、Ｔｉ下層と膜厚が１００nm以下のＰ
ｔ上層からなる複合層を少なくとも２回以上積層した層
とすることを特徴とする。
形成される電極を、Ｔｉ下層と膜厚が１００nm以下のＰ
ｔ上層からなる複合層を少なくとも２回以上積層した層
とすることを特徴とする。
【０００９】また、作製するＭＩＭキャパシタは、Ｔｉ
下層と１００nm以下のＰｔ上層からなる複合層を少なく
とも２回以上積層した下部電極を有し、その上に成膜温
度６５０℃以下でスパッタ作製したＳｒＴｉＯ(3) また
はＢａＴｉＯ(3) または（Ｓｒ(x) ，Ｂａ(1-x) ）Ｔｉ
Ｏ(3) を有する構造を特徴とする。
下層と１００nm以下のＰｔ上層からなる複合層を少なく
とも２回以上積層した下部電極を有し、その上に成膜温
度６５０℃以下でスパッタ作製したＳｒＴｉＯ(3) また
はＢａＴｉＯ(3) または（Ｓｒ(x) ，Ｂａ(1-x) ）Ｔｉ
Ｏ(3) を有する構造を特徴とする。
【００１０】また、ＧａＡｓ基板上に、Ｒｈ層、その上
にＴｉまたはＴｉＮ層、その上に膜厚１００nm以下であ
るＰｔ層、その上に成膜温度６５０℃以下でスパッタ作
製したＳｒＴｉＯ(3) またはＢａＴｉＯ(3) または（Ｂ
ａ(x) ，Ｓｒ(1-x) ）ＴｉＯ(3) を有する構造を用い
た。
にＴｉまたはＴｉＮ層、その上に膜厚１００nm以下であ
るＰｔ層、その上に成膜温度６５０℃以下でスパッタ作
製したＳｒＴｉＯ(3) またはＢａＴｉＯ(3) または（Ｂ
ａ(x) ，Ｓｒ(1-x) ）ＴｉＯ(3) を有する構造を用い
た。
【００１１】これを実現する為に、ＧａＡｓ基板上に、
電気抵抗の低い層１を成膜し、その上にＴｉ層２を成膜
し、その上に厚さが１００nm以下のＰｔ層３を成膜し、
その上に成膜温度６５０℃以下のＳｒＴｉＯ(3) または
ＢａＴｉＯ(3) またはこれらの固溶体である誘電体膜５
を成膜し、誘電体膜５の不要部分を除去する時間に付加
して、過剰に、Ｔｉ層２およびＰｔ層３を除去する時間
までの範囲でエッチングできるＭＩＭ（金属−誘電体−
金属）キャパシタの製造方法を特徴とする。
電気抵抗の低い層１を成膜し、その上にＴｉ層２を成膜
し、その上に厚さが１００nm以下のＰｔ層３を成膜し、
その上に成膜温度６５０℃以下のＳｒＴｉＯ(3) または
ＢａＴｉＯ(3) またはこれらの固溶体である誘電体膜５
を成膜し、誘電体膜５の不要部分を除去する時間に付加
して、過剰に、Ｔｉ層２およびＰｔ層３を除去する時間
までの範囲でエッチングできるＭＩＭ（金属−誘電体−
金属）キャパシタの製造方法を特徴とする。
【００１２】また、ＧａＡｓ基板上に、Ｔｉ層１を成膜
し、その上にＰｔ層２を成膜し、その上にＴｉ層３を成
膜し、その上に厚さが１００nm以下であるＰｔ層４を成
膜し、その上に成膜温度６５０℃以下でＳｒＴｉＯ(3)
またはＢａＴｉＯ(3) または（Ｂａ(x) ，Ｓｒ(1-x) ）
ＴｉＯ(3) である誘電率膜５を成膜し、この後、誘電体
膜５の不要部分を除去し、さらにエッチングする際にエ
ッチング過剰量に対して誘電体膜の下の層を薄くしない
ことを特徴とするＭＩＭ（金属−誘電体−金属）キャパ
シタの製造方法を特徴とする。
し、その上にＰｔ層２を成膜し、その上にＴｉ層３を成
膜し、その上に厚さが１００nm以下であるＰｔ層４を成
膜し、その上に成膜温度６５０℃以下でＳｒＴｉＯ(3)
またはＢａＴｉＯ(3) または（Ｂａ(x) ，Ｓｒ(1-x) ）
ＴｉＯ(3) である誘電率膜５を成膜し、この後、誘電体
膜５の不要部分を除去し、さらにエッチングする際にエ
ッチング過剰量に対して誘電体膜の下の層を薄くしない
ことを特徴とするＭＩＭ（金属−誘電体−金属）キャパ
シタの製造方法を特徴とする。
【００１３】ＧａＡｓ基板上に、Ｒｈ層をスパッタ成膜
する工程と、その上に膜厚が３０nm以下であるＴｉまた
はＴｉＮまたはＲｕＯ(2) またはＩｒＯ(2) 層を成膜す
る工程と、その上に膜厚１００nm以下であるＰｔ層を成
膜する工程と、その上に成膜温度６５０℃以下でＳｒＴ
ｉＯ(3) またはＢａＴｉＯ(3) または（Ｂａ(x) ，Ｓｒ
(1-x) ）ＴｉＯ(3) である誘電体膜５を成膜しスパッタ
成膜する工程と、誘電体膜５の不要部分を除去し、さら
にエッチングする際にエッチング過剰量に対して誘電体
膜の下の層を薄くしないことを特徴とするＭＩＭ（金属
−誘電体−金属）キャパシタの製造方法を特徴とする。
する工程と、その上に膜厚が３０nm以下であるＴｉまた
はＴｉＮまたはＲｕＯ(2) またはＩｒＯ(2) 層を成膜す
る工程と、その上に膜厚１００nm以下であるＰｔ層を成
膜する工程と、その上に成膜温度６５０℃以下でＳｒＴ
ｉＯ(3) またはＢａＴｉＯ(3) または（Ｂａ(x) ，Ｓｒ
(1-x) ）ＴｉＯ(3) である誘電体膜５を成膜しスパッタ
成膜する工程と、誘電体膜５の不要部分を除去し、さら
にエッチングする際にエッチング過剰量に対して誘電体
膜の下の層を薄くしないことを特徴とするＭＩＭ（金属
−誘電体−金属）キャパシタの製造方法を特徴とする。
【００１４】
【表１】
【００１５】表１は、ＳｒＴｉＯ(3) 、（Ｂａ(0.5) ，
Ｓｒ(0.5) ）ＴｉＯ(3) 、Ｐｔ、Ｒｈ、ＴｉおよびＴｉ
Ｎの電気抵抗率とイオンミリングによるエッチングレー
トを表す。Ｐｔ，ＲｈはＴｉ、ＴｉＮ等に比べ電気抵抗
は低いがエッチングレートが早く、Ｔｉ，ＴｉＮはＰ
ｔ，Ｒｈに比べエッチングレートは低いが電気抵抗が高
い。これらの材料の特徴を用い、Ｒｈとエッチングレー
トの低いＴｉ層を１組とした積層構造を用い、電極を十
分に厚くすることによって、耐エッチング性が高く、電
気抵抗の低い電極を構成することができた。
Ｓｒ(0.5) ）ＴｉＯ(3) 、Ｐｔ、Ｒｈ、ＴｉおよびＴｉ
Ｎの電気抵抗率とイオンミリングによるエッチングレー
トを表す。Ｐｔ，ＲｈはＴｉ、ＴｉＮ等に比べ電気抵抗
は低いがエッチングレートが早く、Ｔｉ，ＴｉＮはＰ
ｔ，Ｒｈに比べエッチングレートは低いが電気抵抗が高
い。これらの材料の特徴を用い、Ｒｈとエッチングレー
トの低いＴｉ層を１組とした積層構造を用い、電極を十
分に厚くすることによって、耐エッチング性が高く、電
気抵抗の低い電極を構成することができた。
【００１６】この特徴によって誘電体膜加工時の下部電
極の薄膜化を防ぐことができ、下部電極の高抵抗化を防
ぐことができた。このため、このキャパシタの作製プロ
セスに於いては膜厚分布に応じ適切なオーバーエッチン
グができるようになった。またこのときＴｉ層の下に、
電気抵抗がさらに低いＲｈを用いることによって下部電
極の電気抵抗のさらなる低減を行うことができる。ま
た、この電極中でのＰｔをそれぞれ１００nm以下とする
ことによって、成膜時の温度でのヒロック発生を抑制す
ることができた。
極の薄膜化を防ぐことができ、下部電極の高抵抗化を防
ぐことができた。このため、このキャパシタの作製プロ
セスに於いては膜厚分布に応じ適切なオーバーエッチン
グができるようになった。またこのときＴｉ層の下に、
電気抵抗がさらに低いＲｈを用いることによって下部電
極の電気抵抗のさらなる低減を行うことができる。ま
た、この電極中でのＰｔをそれぞれ１００nm以下とする
ことによって、成膜時の温度でのヒロック発生を抑制す
ることができた。
【００１７】
【実施例１】図１は請求項１に示した本発明の実施例を
示す。ＧａＡｓ基板１１上にＳｉＯ(2) 保護膜１２を成
膜した後、膜厚２０nmのＴｉ層１３１と膜厚８０nmのＰ
ｔ層１４１、膜厚２０nmのＴｉ層１３２と膜厚８０nmの
Ｐｔ層１４２、膜厚２０nmのＴｉ層１３３と膜厚５０nm
のＰｔ層１４３、膜厚２０nmのＴｉ層１３４と膜厚５０
nmのＰｔ層１４４をこの順番にスパッタ法により成膜し
た。こうして作製した電極上に膜厚２００nmの（Ｂａ
(0.5) ，Ｓｒ(0.5) ）ＴｉＯ(3) 誘電体膜１８を基板温
度５５０℃にて成膜した。
示す。ＧａＡｓ基板１１上にＳｉＯ(2) 保護膜１２を成
膜した後、膜厚２０nmのＴｉ層１３１と膜厚８０nmのＰ
ｔ層１４１、膜厚２０nmのＴｉ層１３２と膜厚８０nmの
Ｐｔ層１４２、膜厚２０nmのＴｉ層１３３と膜厚５０nm
のＰｔ層１４３、膜厚２０nmのＴｉ層１３４と膜厚５０
nmのＰｔ層１４４をこの順番にスパッタ法により成膜し
た。こうして作製した電極上に膜厚２００nmの（Ｂａ
(0.5) ，Ｓｒ(0.5) ）ＴｉＯ(3) 誘電体膜１８を基板温
度５５０℃にて成膜した。
【００１８】この後、誘電体膜の不要部分を除去するた
めに、イオンミリングによって誘電体膜をエッチングし
た。このとき、エッチング時間は（Ｂａ(0.5) ，Ｓｒ
(0.5)）ＴｉＯ(3) 誘電体膜の膜厚分布を考慮して２分
間オーバーエッチングした。このときＰｔのエッチング
レートは約５０nm／ｍｉｎであったので、下部電極が厚
いＰｔ膜のみで構成されていれば、２分間のオーバーエ
ッチングにより、２００nmのＰｔがエッチングされ、電
極が薄層化してしまうところであった。しかし実施例で
電極は、厚さ５０nmのＰｔ層とエッチングレートが１０
nm／ｍｉｎであるＴｉ層の繰り返しであるため、４分間
のオーバーエッチングによってＰｔ層１４４、Ｔｉ層１
５４、Ｐｔ層１４３、Ｔｉ層１５３、がエッチングされ
るのみで、主たる電気伝導を担うＰｔ層１４１、１４２
はエッチングされず、薄層化することはなかった。また
この時、誘電体膜下のＰｔ層の膜厚はいづれも１００nm
以下の薄さであったので、誘電体膜の成膜時にヒロック
を生じることはなかった。この後、電極を加工し、幅１
００μm 、長さ５００μm の線路を作製した。作製した
線路の抵抗は２．１オームであり、膜厚が同等である従
来のＰｔ（３２０nm）／Ｔｉ（８０nm）構造電極の３．
２オームに対して３４％低減することができた。
めに、イオンミリングによって誘電体膜をエッチングし
た。このとき、エッチング時間は（Ｂａ(0.5) ，Ｓｒ
(0.5)）ＴｉＯ(3) 誘電体膜の膜厚分布を考慮して２分
間オーバーエッチングした。このときＰｔのエッチング
レートは約５０nm／ｍｉｎであったので、下部電極が厚
いＰｔ膜のみで構成されていれば、２分間のオーバーエ
ッチングにより、２００nmのＰｔがエッチングされ、電
極が薄層化してしまうところであった。しかし実施例で
電極は、厚さ５０nmのＰｔ層とエッチングレートが１０
nm／ｍｉｎであるＴｉ層の繰り返しであるため、４分間
のオーバーエッチングによってＰｔ層１４４、Ｔｉ層１
５４、Ｐｔ層１４３、Ｔｉ層１５３、がエッチングされ
るのみで、主たる電気伝導を担うＰｔ層１４１、１４２
はエッチングされず、薄層化することはなかった。また
この時、誘電体膜下のＰｔ層の膜厚はいづれも１００nm
以下の薄さであったので、誘電体膜の成膜時にヒロック
を生じることはなかった。この後、電極を加工し、幅１
００μm 、長さ５００μm の線路を作製した。作製した
線路の抵抗は２．１オームであり、膜厚が同等である従
来のＰｔ（３２０nm）／Ｔｉ（８０nm）構造電極の３．
２オームに対して３４％低減することができた。
【００１９】
【実施例２】図２は請求項２に示した本発明の実施例を
示す。ＧａＡｓ基板２１上にＳｉＯ(2) 保護膜２２を成
膜した後、Ｔｉ層２３を２０nm、Ｐｔ層２４を７０nm、
Ｔｉ層２５を２０nm、Ｐｔ層２６を７０nm、それぞれス
パッタ法により積層して成膜した。この上にＳｒＴｉＯ
(3) 高誘電体膜２８を成膜温度４５０℃で２００nm成膜
した。ＳｒＴｉＯ(3) の成膜はＲＦマグネトロンスパッ
タ法を用いて行った。上部電極２９にはＰｔを５０nm、
スパッタ法により成膜し、請求項２のキャパシタ構造を
得た。
示す。ＧａＡｓ基板２１上にＳｉＯ(2) 保護膜２２を成
膜した後、Ｔｉ層２３を２０nm、Ｐｔ層２４を７０nm、
Ｔｉ層２５を２０nm、Ｐｔ層２６を７０nm、それぞれス
パッタ法により積層して成膜した。この上にＳｒＴｉＯ
(3) 高誘電体膜２８を成膜温度４５０℃で２００nm成膜
した。ＳｒＴｉＯ(3) の成膜はＲＦマグネトロンスパッ
タ法を用いて行った。上部電極２９にはＰｔを５０nm、
スパッタ法により成膜し、請求項２のキャパシタ構造を
得た。
【００２０】この後、上部電極２９、高誘電体膜２８を
イオンミリング法によって加工した。このとき、誘電体
膜３のエッチングレートは１０nm／ｍｉｎであり、２０
０nmの高誘電率膜２８の膜厚分布を考慮して１０％、す
なわち２分間のオーバーエッチを行い作製した。このと
きＰｔのエッチングレートは約５０nm／ｍｉｎであった
ので、下部電極が厚いＰｔ膜のみで構成されていれば、
２分間のオーバーエッチングにより、１００nmのＰｔが
エッチングされ、下部電極が薄層化してしまうところで
あった。しかし実施例では、Ｐｔ（７００nm）層２６の
下にエッチングレートが１０nm／ｍｉｎであるＴｉ層２
５が１０nmあるため、２分間のオーバーエッチングによ
ってＰｔ層２６とＴｉ層２５の一部がエッチングされる
のみで、主たる電気伝導を担うＰｔ層２４はエッチング
されず、薄層化されることはなかった。またこの時、高
誘電率膜下のＰｔ層２４、２６の膜厚はいづれも１００
nm以下の薄さであったので、誘電体膜の成膜時にヒロッ
クを生じることはなかった。
イオンミリング法によって加工した。このとき、誘電体
膜３のエッチングレートは１０nm／ｍｉｎであり、２０
０nmの高誘電率膜２８の膜厚分布を考慮して１０％、す
なわち２分間のオーバーエッチを行い作製した。このと
きＰｔのエッチングレートは約５０nm／ｍｉｎであった
ので、下部電極が厚いＰｔ膜のみで構成されていれば、
２分間のオーバーエッチングにより、１００nmのＰｔが
エッチングされ、下部電極が薄層化してしまうところで
あった。しかし実施例では、Ｐｔ（７００nm）層２６の
下にエッチングレートが１０nm／ｍｉｎであるＴｉ層２
５が１０nmあるため、２分間のオーバーエッチングによ
ってＰｔ層２６とＴｉ層２５の一部がエッチングされる
のみで、主たる電気伝導を担うＰｔ層２４はエッチング
されず、薄層化されることはなかった。またこの時、高
誘電率膜下のＰｔ層２４、２６の膜厚はいづれも１００
nm以下の薄さであったので、誘電体膜の成膜時にヒロッ
クを生じることはなかった。
【００２１】作製したキャパシタの誘電率は約２００と
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６６Ｖと十分高い値を示した。また図７に本発明によ
るキャパシタと従来のＰｔ（１００nm）／Ｔｉ（５０n
m）構造のキャパシタの抵抗とキャパシタを通過する電
力の周波数の関係を示す。本発明によって作製されるキ
ャパシタの高周波電力に対する抵抗９０は、２．０オー
ムと、従来のＰｔ／Ｔｉ下部電極によって作製したキャ
パシタの高周波電力に対する抵抗９１の４．０オームに
対し５０％も低減することができた。
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６６Ｖと十分高い値を示した。また図７に本発明によ
るキャパシタと従来のＰｔ（１００nm）／Ｔｉ（５０n
m）構造のキャパシタの抵抗とキャパシタを通過する電
力の周波数の関係を示す。本発明によって作製されるキ
ャパシタの高周波電力に対する抵抗９０は、２．０オー
ムと、従来のＰｔ／Ｔｉ下部電極によって作製したキャ
パシタの高周波電力に対する抵抗９１の４．０オームに
対し５０％も低減することができた。
【００２２】
【実施例３】図３は請求項３に示した本発明の実施例を
示す。ＧａＡｓ基板３１上にＳｉＯ(2) 保護膜３２を成
膜した後、Ｔｉ層３３を２０nm、Ｒｈ層３４を１００n
m、ＴｉＮ層３５を２０nm、Ｐｔ層３６を７０nm、それ
ぞれスパッタ法により積層して成膜した。この上にＳｒ
ＴｉＯ(3) 高誘電率膜３８を成膜温度４５０℃で２００
nm成膜した。ＳｒＴｉＯ(3) の成膜はＲＦマグネトロン
スパッタ法を用いて行った。上部電極３９にはＰｔを５
０nm、スパッタ法により成膜し、キャパシタを作製し
た。
示す。ＧａＡｓ基板３１上にＳｉＯ(2) 保護膜３２を成
膜した後、Ｔｉ層３３を２０nm、Ｒｈ層３４を１００n
m、ＴｉＮ層３５を２０nm、Ｐｔ層３６を７０nm、それ
ぞれスパッタ法により積層して成膜した。この上にＳｒ
ＴｉＯ(3) 高誘電率膜３８を成膜温度４５０℃で２００
nm成膜した。ＳｒＴｉＯ(3) の成膜はＲＦマグネトロン
スパッタ法を用いて行った。上部電極３９にはＰｔを５
０nm、スパッタ法により成膜し、キャパシタを作製し
た。
【００２３】この後、上部電極３９、誘電率膜３８をイ
オンミリング法で加工した。このとき、誘電体膜３のエ
ッチングレートは１０nm／ｍｉｎであり、２００nmの高
誘電率膜の膜厚分布を考慮して１０％、すなわち２分間
のオーバーエッチングを行った。このときＰｔおよびＲ
ｈのエッチングレートは約５０〜５５nm／ｍｉｎであっ
たので、下部電極が厚いＲｈ膜のみで構成されていれ
ば、２分間のオーバーエッチングにより、１００nm以上
のＲｈがエッチングされ、下部電極が薄層化してしまう
ところであった。しかし実施例では、厚さ５０nmのＰｔ
層３６の下にエッチングレートが１０nm／ｍｉｎである
Ｔｉ層３５が１０nmあるため、２分間のオーバーエッチ
ングによってＰｔ層３６とＴｉ層３５がエッチングされ
るのみで、主たる電気伝導を担うＲｈ層３４はエッチン
グされず、薄層化することはなかった。またこの時、高
誘電率膜下のＰｔ層３４の膜厚はいづれも１００nm以下
の薄さであったので、誘電率膜の成膜時にヒロックを生
じることはなかった。
オンミリング法で加工した。このとき、誘電体膜３のエ
ッチングレートは１０nm／ｍｉｎであり、２００nmの高
誘電率膜の膜厚分布を考慮して１０％、すなわち２分間
のオーバーエッチングを行った。このときＰｔおよびＲ
ｈのエッチングレートは約５０〜５５nm／ｍｉｎであっ
たので、下部電極が厚いＲｈ膜のみで構成されていれ
ば、２分間のオーバーエッチングにより、１００nm以上
のＲｈがエッチングされ、下部電極が薄層化してしまう
ところであった。しかし実施例では、厚さ５０nmのＰｔ
層３６の下にエッチングレートが１０nm／ｍｉｎである
Ｔｉ層３５が１０nmあるため、２分間のオーバーエッチ
ングによってＰｔ層３６とＴｉ層３５がエッチングされ
るのみで、主たる電気伝導を担うＲｈ層３４はエッチン
グされず、薄層化することはなかった。またこの時、高
誘電率膜下のＰｔ層３４の膜厚はいづれも１００nm以下
の薄さであったので、誘電率膜の成膜時にヒロックを生
じることはなかった。
【００２４】作製したキャパシタの誘電率は約１８０と
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６０Ｖと十分高い値を示した。作製したキャパシタに
おいてＲｈの電気抵抗は４．７×１０-8Ωm とＰｔの電
気抵抗率の１．１×１０-7Ωm の約２分の１であり、作
製したキャパシタの高周波電力に対する抵抗は１．６オ
ームと、従来のＰｔ／Ｔｉ下部電極構造のキャパシタの
４オームに対し６０％も低減することができた。また、
上記の工程中、上部電極３９を成膜する前に高誘電率膜
３８を成膜、加工し、この後上部電極３９を加工したキ
ャパシタに関しても同様に優れた特性を得ることができ
た。
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６０Ｖと十分高い値を示した。作製したキャパシタに
おいてＲｈの電気抵抗は４．７×１０-8Ωm とＰｔの電
気抵抗率の１．１×１０-7Ωm の約２分の１であり、作
製したキャパシタの高周波電力に対する抵抗は１．６オ
ームと、従来のＰｔ／Ｔｉ下部電極構造のキャパシタの
４オームに対し６０％も低減することができた。また、
上記の工程中、上部電極３９を成膜する前に高誘電率膜
３８を成膜、加工し、この後上部電極３９を加工したキ
ャパシタに関しても同様に優れた特性を得ることができ
た。
【００２５】
【実施例４】図４は請求項４に示した本発明の実施例を
示す。ＧａＡｓ基板４１上にＳｉＯ(2) 保護膜４２を成
膜した後、膜厚２０nmのＴｉ層４３１と膜厚５０nmのＰ
ｔ層４４１、膜厚２０nmのＴｉ層４３２と膜厚５０nmの
Ｐｔ層４４２、膜厚２０nmのＴｉ層４３３と膜厚５０nm
のＰｔ層４４３、膜厚２０nmのＴｉ層４３４と膜厚５０
nmのＰｔ層４４４をこの順番にスパッタ法により成膜し
た。
示す。ＧａＡｓ基板４１上にＳｉＯ(2) 保護膜４２を成
膜した後、膜厚２０nmのＴｉ層４３１と膜厚５０nmのＰ
ｔ層４４１、膜厚２０nmのＴｉ層４３２と膜厚５０nmの
Ｐｔ層４４２、膜厚２０nmのＴｉ層４３３と膜厚５０nm
のＰｔ層４４３、膜厚２０nmのＴｉ層４３４と膜厚５０
nmのＰｔ層４４４をこの順番にスパッタ法により成膜し
た。
【００２６】この上にＳｒＴｉＯ(3) 高誘電率膜４８を
成膜温度４５０℃で２００nm成膜した。ＳｒＴｉＯ(3)
の成膜はＲＦマグネトロンスパッタ法を用いて行った。
高誘電率膜４８をイオンミリング法によって加工した。
このとき、高誘電率４８のエッチングレートは１０nm／
ｍｉｎであり、２００nmの高誘電率膜の膜厚分布を考慮
して２０％、すなわち４分間のオーバーエッチングを行
い作製した。このときＰｔのエッチングレートは約５０
nm／ｍｉｎであったので、下部電極が厚いＰｔ膜のみで
構成されていれば、４分間のオーバーエッチングによ
り、２００nmのＰｔがエッチングされ、下部電極が薄層
化してしまうところであった。しかし実施例で下部電極
は、厚さ５０nmのＰｔ層とエッチングレートが１０nm／
ｍｉｎであるＴｉ層の繰り返しであるため、４分間のオ
ーバーエッチングによってＰｔ層４４４、Ｔｉ層４３
４、Ｐｔ層４４３、Ｔｉ層４３３、がエッチングされる
のみで、主たる電気伝導を担うＰｔ層４４１、４４２は
エッチングされず、薄層化することはなかった。またこ
の時、高誘電率膜下のＰｔ層の膜厚はいづれも１００nm
以下の薄さであったので、誘電体膜の成膜時にヒロック
を生じることはなかった。この後、電極を加工し、幅１
００μm 、長さ５００μm の線路を作製した。この線路
の抵抗は２．４オームと、従来のＰｔ／Ｔｉ構造の線路
の４オームに対し４０％も低減することができた。
成膜温度４５０℃で２００nm成膜した。ＳｒＴｉＯ(3)
の成膜はＲＦマグネトロンスパッタ法を用いて行った。
高誘電率膜４８をイオンミリング法によって加工した。
このとき、高誘電率４８のエッチングレートは１０nm／
ｍｉｎであり、２００nmの高誘電率膜の膜厚分布を考慮
して２０％、すなわち４分間のオーバーエッチングを行
い作製した。このときＰｔのエッチングレートは約５０
nm／ｍｉｎであったので、下部電極が厚いＰｔ膜のみで
構成されていれば、４分間のオーバーエッチングによ
り、２００nmのＰｔがエッチングされ、下部電極が薄層
化してしまうところであった。しかし実施例で下部電極
は、厚さ５０nmのＰｔ層とエッチングレートが１０nm／
ｍｉｎであるＴｉ層の繰り返しであるため、４分間のオ
ーバーエッチングによってＰｔ層４４４、Ｔｉ層４３
４、Ｐｔ層４４３、Ｔｉ層４３３、がエッチングされる
のみで、主たる電気伝導を担うＰｔ層４４１、４４２は
エッチングされず、薄層化することはなかった。またこ
の時、高誘電率膜下のＰｔ層の膜厚はいづれも１００nm
以下の薄さであったので、誘電体膜の成膜時にヒロック
を生じることはなかった。この後、電極を加工し、幅１
００μm 、長さ５００μm の線路を作製した。この線路
の抵抗は２．４オームと、従来のＰｔ／Ｔｉ構造の線路
の４オームに対し４０％も低減することができた。
【００２７】
【実施例５】図５は請求項５に示した本発明の実施例を
示す。ＧａＡｓ基板５１上にＳｉＯ(2) 保護膜５２を成
膜した後、Ｔｉ層５３を２０nm、Ｐｔ層５４を１００n
m、Ｔｉ層５５を２０nm、Ｐｔ層５６を５０nm、それぞ
れスパッタ法により積層して成膜した。この上にＳｒＴ
ｉＯ(3) 高誘電率膜５８を成膜温度４５０℃で２００nm
成膜した。ＳｒＴｉＯ(3) の成膜は従来広く用いられて
いるＲＦマグネトロンスパッタ法を用いて行った。上部
電極５９にはＰｔを５０nm、スパッタ法により成膜し
た。
示す。ＧａＡｓ基板５１上にＳｉＯ(2) 保護膜５２を成
膜した後、Ｔｉ層５３を２０nm、Ｐｔ層５４を１００n
m、Ｔｉ層５５を２０nm、Ｐｔ層５６を５０nm、それぞ
れスパッタ法により積層して成膜した。この上にＳｒＴ
ｉＯ(3) 高誘電率膜５８を成膜温度４５０℃で２００nm
成膜した。ＳｒＴｉＯ(3) の成膜は従来広く用いられて
いるＲＦマグネトロンスパッタ法を用いて行った。上部
電極５９にはＰｔを５０nm、スパッタ法により成膜し
た。
【００２８】この後、上部電極５９、高誘電率膜５８を
イオンミリング法によって加工した。このとき、誘電体
膜３のエッチングレートは１０nm／ｍｉｎであり、２０
０nmの高誘電体膜の膜厚分布を考慮して１０％、すなわ
ち２分間のオーバーエッチングを行い作製した。このと
きＰｔのエッチングレートは約５０nm／ｍｉｎであった
ので、下部電極が厚いＰｔ膜のみで構成されていれば、
２分間のオーバーエッチングにより、１００nmのＰｔが
エッチングされ、下部電極が薄層化してしまうところで
あった。しかし実施例では、厚さ５０nmのＰｔ層５６の
下にエッチングレートが１０nm／ｍｉｎであるＴｉ層５
５が１０nmあるため、２分間のオーバーエッチングによ
ってＰｔ層５６とＴｉ層５５がエッチングされるのみ
で、主たる電気伝導を担うＰｔ層５４はエッチングされ
ず、薄層化することはなかった。またこの時、高誘電率
膜下のＰｔ層５４、５６の膜厚はいづれも１００nm以下
の薄さであったので、誘電体膜の成膜時にヒロックを生
じることはなかった。
イオンミリング法によって加工した。このとき、誘電体
膜３のエッチングレートは１０nm／ｍｉｎであり、２０
０nmの高誘電体膜の膜厚分布を考慮して１０％、すなわ
ち２分間のオーバーエッチングを行い作製した。このと
きＰｔのエッチングレートは約５０nm／ｍｉｎであった
ので、下部電極が厚いＰｔ膜のみで構成されていれば、
２分間のオーバーエッチングにより、１００nmのＰｔが
エッチングされ、下部電極が薄層化してしまうところで
あった。しかし実施例では、厚さ５０nmのＰｔ層５６の
下にエッチングレートが１０nm／ｍｉｎであるＴｉ層５
５が１０nmあるため、２分間のオーバーエッチングによ
ってＰｔ層５６とＴｉ層５５がエッチングされるのみ
で、主たる電気伝導を担うＰｔ層５４はエッチングされ
ず、薄層化することはなかった。またこの時、高誘電率
膜下のＰｔ層５４、５６の膜厚はいづれも１００nm以下
の薄さであったので、誘電体膜の成膜時にヒロックを生
じることはなかった。
【００２９】作製したキャパシタの誘電率は約２００と
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６６Ｖと十分高い値を示した。本発明によって作製さ
れるキャパシタの高周波電力に対する抵抗９０は、２．
８オームと、従来のＰｔ／Ｔｉ下部電極によって作製し
たキャパシタの４オームに対し４４％も低減することが
できた。また、上記の工程中、上部電極５９を成膜する
前に高誘電率膜５８を成膜、加工し、この後上部電極５
９を加工したキャパシタに関しても同様に優れた特性を
得る事ができた。
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６６Ｖと十分高い値を示した。本発明によって作製さ
れるキャパシタの高周波電力に対する抵抗９０は、２．
８オームと、従来のＰｔ／Ｔｉ下部電極によって作製し
たキャパシタの４オームに対し４４％も低減することが
できた。また、上記の工程中、上部電極５９を成膜する
前に高誘電率膜５８を成膜、加工し、この後上部電極５
９を加工したキャパシタに関しても同様に優れた特性を
得る事ができた。
【００３０】
【実施例６】図６は請求項６に示した本発明の実施例を
示す。ＧａＡｓ基板６１上にＳｉＯ(2) 保護膜６２を成
膜した後、Ｔｉ層６３を２０nm、Ｒｈ層６４を１００n
m、ＴｉＮ層６５を２０nm、Ｐｔ層６６を５０nm、それ
ぞれスパッタ法により積層して成膜した。この上にＳｒ
ＴｉＯ(3) 高誘電率膜６８を成膜温度４５０℃で２００
nm成膜した。ＳｒＴｉＯ(3) の成膜は従来広く用いられ
ているＲＦマグネトロンスパッタ法を用いて行った。上
部電極６９にはＰｔを５０nm、スパッタ法により成膜し
た。
示す。ＧａＡｓ基板６１上にＳｉＯ(2) 保護膜６２を成
膜した後、Ｔｉ層６３を２０nm、Ｒｈ層６４を１００n
m、ＴｉＮ層６５を２０nm、Ｐｔ層６６を５０nm、それ
ぞれスパッタ法により積層して成膜した。この上にＳｒ
ＴｉＯ(3) 高誘電率膜６８を成膜温度４５０℃で２００
nm成膜した。ＳｒＴｉＯ(3) の成膜は従来広く用いられ
ているＲＦマグネトロンスパッタ法を用いて行った。上
部電極６９にはＰｔを５０nm、スパッタ法により成膜し
た。
【００３１】この後、上部電極６９、誘電体膜６８をイ
オンミリング法で加工した。このとき、誘電体膜３のエ
ッチングレートは１０nm／ｍｉｎであり、２００nmの高
誘電率膜の膜厚分布を考慮して１０％、すなわち２分間
のオーバーエッチングを行い作製した。このときＰｔお
よびＲｈのエッチングレートは約５０〜５５nm／ｍｉｎ
であったので、下部電極が厚いＲｈ膜のみで構成されて
いれば、２分間のオーバーエッチングにより、１００nm
以上のＲｈがエッチングされ、下部電極が薄層化してし
まうところであった。しかし実施例では、厚さ５０nmの
Ｐｔ層６６の下にエッチングレートが１０nm／ｍｉｎで
あるＴｉ層６５が１０nmあるため、２分間のオーバーエ
ッチングによってＰｔ層６６とＴｉ層６５がエッチング
されるのみで、主たる電気伝導を担うＲｈ層６４はエッ
チングされず、薄層化することはなかった。またこの
時、高誘電率膜下のＰｔ層６４の膜厚はいづれも１００
nm以下の薄さであったので、誘電体膜の成膜時にヒロッ
クを生じることはなかった。
オンミリング法で加工した。このとき、誘電体膜３のエ
ッチングレートは１０nm／ｍｉｎであり、２００nmの高
誘電率膜の膜厚分布を考慮して１０％、すなわち２分間
のオーバーエッチングを行い作製した。このときＰｔお
よびＲｈのエッチングレートは約５０〜５５nm／ｍｉｎ
であったので、下部電極が厚いＲｈ膜のみで構成されて
いれば、２分間のオーバーエッチングにより、１００nm
以上のＲｈがエッチングされ、下部電極が薄層化してし
まうところであった。しかし実施例では、厚さ５０nmの
Ｐｔ層６６の下にエッチングレートが１０nm／ｍｉｎで
あるＴｉ層６５が１０nmあるため、２分間のオーバーエ
ッチングによってＰｔ層６６とＴｉ層６５がエッチング
されるのみで、主たる電気伝導を担うＲｈ層６４はエッ
チングされず、薄層化することはなかった。またこの
時、高誘電率膜下のＰｔ層６４の膜厚はいづれも１００
nm以下の薄さであったので、誘電体膜の成膜時にヒロッ
クを生じることはなかった。
【００３２】作製したキャパシタの誘電率は約１８０と
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６０Ｖと十分高い値を示した。作製したキャパシタに
おいてＲｈの電気抵抗は４．７×１０-8Ωm とＰｔの電
気抵抗率の１．１×１０-7Ωm の約２分の１であり、作
製したキャパシタの高周波電力に対する抵抗は１．６オ
ームと、従来のＰｔ／Ｔｉ下部電極を用いたキャパシタ
の４オームに対し６０％も低減することができた。ま
た、上記の工程中、上部電極６９を成膜する前に高誘電
率膜６８を成膜、加工し、この後上部電極６９を加工し
たキャパシタに関しても同様に優れた特性を得ることが
できた。
４５０℃でスパッタしたＳｒＴｉＯ(3) として従来のＰ
ｔ／Ｔｉ下部電極の１．５〜２倍の値であり、破壊耐圧
は６０Ｖと十分高い値を示した。作製したキャパシタに
おいてＲｈの電気抵抗は４．７×１０-8Ωm とＰｔの電
気抵抗率の１．１×１０-7Ωm の約２分の１であり、作
製したキャパシタの高周波電力に対する抵抗は１．６オ
ームと、従来のＰｔ／Ｔｉ下部電極を用いたキャパシタ
の４オームに対し６０％も低減することができた。ま
た、上記の工程中、上部電極６９を成膜する前に高誘電
率膜６８を成膜、加工し、この後上部電極６９を加工し
たキャパシタに関しても同様に優れた特性を得ることが
できた。
【００３３】
【発明の効果】本発明によってキャパシタの耐圧を高
く、高周波通過時の抵抗を低くする電極を作製すること
ができた。この電極を用い高周波特性に優れたＭＩＭキ
ャパシタを作製することができた。
く、高周波通過時の抵抗を低くする電極を作製すること
ができた。この電極を用い高周波特性に優れたＭＩＭキ
ャパシタを作製することができた。
【図１】本発明（請求項１）の実施例を示すＭＩＭキャ
パシタの断面図。
パシタの断面図。
【図２】本発明（請求項２）の実施例を示すＭＩＭキャ
パシタの断面図。
パシタの断面図。
【図３】本発明（請求項３）の実施例を示すＭＩＭキャ
パシタの断面図。
パシタの断面図。
【図４】本発明（請求項４）の実施例を示す工程図。
【図５】本発明（請求項５）の実施例を示す工程図。
【図６】本発明（請求項６）の実施例を示す工程図。
【図７】本発明の効果を示す特性図。
【図８】従来の技術を示す断面図。
１１ ＧａＡｓ基板 １２ ＳｉＯ2 保護膜 １３１ Ｔｉ層 １４１ Ｐｔ層 １３２ Ｔｉ層 １４２ Ｐｔ層 １３３ Ｔｉ層 １４３ Ｐｔ層 １３４ Ｔｉ層 １４４ Ｐｔ層 １８ （Ｂａ(0.5) ，Ｓｒ(0.5) ）ＴｉＯ(3) 誘電体膜 ２１ ＧａＡｓ基板 ２２ ＳｉＯ2 保護膜 ２３ Ｔｉ層 ２４ Ｐｔ層 ２５ Ｔｉ層 ２６ Ｐｔ層 ２８ ＳｒＴｉＯ(3) 高誘電率膜 ２９ 上部電極 ３１ ＧａＡｓ基板 ３２ ＳｉＯ2 保護膜 ３３ Ｔｉ層 ３４ Ｒｈ層 ３５ ＴｉＮ層 ３６ Ｐｔ層 ３８ ＳｒＴｉＯ(3) 高誘電率膜 ３９ 上部電極 ４１ ＧａＡｓ基板 ４２ ＳｉＯ2 保護膜 ４３１ Ｔｉ層 ４４１ Ｐｔ層 ４３２ Ｔｉ層 ４４２ Ｐｔ層 ４３３ Ｔｉ層 ４４３ Ｐｔ層 ４３４ Ｔｉ層 ４４４ Ｐｔ層 ４８ ＳｒＴｉＯ(3) 高誘電率膜 ５１ ＧａＡｓ基板 ５２ ＳｉＯ2 保護膜 ５３ Ｔｉ層 ５４ Ｐｔ層 ５５ Ｔｉ層 ５６ Ｐｔ層 ５８ ＳｒＴｉＯ(3) 高誘電率膜 ５９ 上部電極 ６１ ＧａＡｓ基板 ６２ ＳｉＯ2 保護膜 ６３ Ｔｉ層 ６４ Ｒｈ層 ６５ ＴｉＮ層 ６６ Ｐｔ層 ６８ ＳｒＴｉＯ(3) 高誘電率膜 ６９ 上部電極 ７０ ヒロック ７１ ＧａＡｓ基板 ７２ Ｔｉ層 ７３ Ｐｔ層 ７８ ＳｒＴｉＯ(3) 高誘電率膜 ７９ 上部電極 ９０ 本発明によって作製したキャパシタの高周波電力
に対する抵抗 ９１ 従来構造の電極構造で作製したキャパシタの高周
波電力に対する抵抗
に対する抵抗 ９１ 従来構造の電極構造で作製したキャパシタの高周
波電力に対する抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｇ 4/12 ４００ Ｈ０１Ｇ 1/015 Ｈ０１Ｌ 21/28 ３０１ 4/06 １０２ Ｈ０１Ｌ 27/06 １０２Ａ 21/8234 27/06
Claims (6)
- 【請求項１】ＧａＡｓ基板上に形成され、Ｔｉ下層と膜
厚が１００nm以下のＰｔ上層からなる複合層を少なくと
も２回以上積層した層を有することを特徴とする電極構
造。 - 【請求項２】ＧａＡｓ基板上に作製されたＭＩＭ（金属
−誘電体−金属）キャパシタにおいて、Ｔｉ下層と１０
０nm以下のＰｔ上層からなる複合層を少なくとも２回以
上積層した下部電極を有し、その上に基板温度６５０℃
以下でスパッタ作製したＳｒＴｉＯ(3) またはＢａＴｉ
Ｏ(3) または（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) を有
することを特徴とする薄膜キャパシタ。 - 【請求項３】ＧａＡｓ基板上に、Ｒｈ層、その上に膜厚
が３０nm以下であるＴｉまたはＴｉＮまたはＲｕＯ(2)
またはＩｒＯ(2) 層、その上に膜厚１００nm以下である
Ｐｔ層、その上に形成温度６５０℃以下でスパッタ作製
したＳｒＴｉＯ(3) またはＢａＴｉＯ(3) または（Ｂａ
(x) ，Ｓｒ(1-x) ）ＴｉＯ(3) を有することを特徴とす
る薄膜キャパシタ。 - 【請求項４】ＧａＡｓ基板上に、電気抵抗の低い層１を
形成し、その上にＴｉ層２を形成し、その上に厚さが１
００nm以下のＰｔ層３を形成し、その上に形成温度６５
０℃以下でＳｒＴｉＯ(3) またはＢａＴｉＯ(3) または
これらの固溶体である高誘電率膜５を形成し、誘電体膜
５の不要部分を除去する時間に付加して、過剰に、Ｐｔ
層３およびＴｉ層２を除去する時間までの範囲でエッチ
ングする工程を含むことを特徴とするＭＩＭ（金属−誘
電体−金属）キャパシタの製造方法。 - 【請求項５】ＧａＡｓ基板上に、Ｔｉ下層と厚さが１０
０nm以下であるＰｔ上層を形成する工程を２回以上繰り
返す工程と、その上に形成温度６５０℃以下でＳｒＴｉ
Ｏ(3 ) またはＢａＴｉＯ(3) または（Ｂａ(x) ，Ｓｒ
(1-x) ）ＴｉＯ(3) である高誘電率膜５を形成する工程
と、この後、高誘電率膜５の不要部分を除去する時間に
付加して、過剰に、Ｔｉ層２およびＰｔ層３を除去する
時間までの範囲でエッチングする工程を含むことを特徴
とするＭＩＭ（金属−誘電体−金属）キャパシタの製造
方法。 - 【請求項６】ＧａＡｓ基板上に、Ｒｈ層を形成する工程
と、その上に膜厚が３０nm以下であるＴｉまたはＴｉＮ
層を形成する工程と、その上に膜厚１００nm以下である
Ｐｔ層を形成する工程と、その上に形成温度６５０℃以
下でＳｒＴｉＯ(3) またはＢａＴｉＯ(3) または（Ｂａ
(x) ，Ｓｒ(1-x) ）ＴｉＯ(3) である高誘電体膜５をス
パッタ形成する工程と、高誘電率膜５の不要部分を除去
する時間に付加して、過剰に、Ｔｉ層２およびＰｔ層３
を除去する時間までの範囲でエッチングする工程を含む
ことを特徴とするＭＩＭ（金属−誘電体−金属）キャパ
シタの製造方法。
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|---|---|---|---|
| JP8010526A JP3016353B2 (ja) | 1996-01-25 | 1996-01-25 | 薄膜回路素子およびその製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486530B1 (en) * | 2000-10-16 | 2002-11-26 | Intarsia Corporation | Integration of anodized metal capacitors and high temperature deposition capacitors |
| JP2007042989A (ja) * | 2005-08-05 | 2007-02-15 | Ibiden Co Ltd | 薄膜エンベディッドキャパシタンス、その製造方法、及びプリント配線板 |
| CN103928233A (zh) * | 2014-03-18 | 2014-07-16 | 天津大学 | 具有稳定电极结构的薄膜电容器及其制备方法 |
| JP2019169622A (ja) * | 2018-03-23 | 2019-10-03 | Tdk株式会社 | 薄膜キャパシタ、及び薄膜キャパシタの製造方法 |
-
1996
- 1996-01-25 JP JP8010526A patent/JP3016353B2/ja not_active Expired - Fee Related
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