WO2021193513A1 - コンデンサ部品及びこれを備える電子回路モジュール - Google Patents

コンデンサ部品及びこれを備える電子回路モジュール Download PDF

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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors

Definitions

  • FIG. 8 is a schematic cross-sectional view of the multilayer capacitor according to the seventh embodiment.
  • FIG. 9 is a schematic cross-sectional view of the multilayer capacitor according to the eighth embodiment.
  • FIG. 10 is a schematic cross-sectional view of the multilayer capacitor according to the ninth embodiment.
  • FIG. 11 is a table showing the simulation results of the examples.
  • FIG. 1 is a schematic cross-sectional view of a thin film capacitor according to the first embodiment.
  • the thin film capacitors shown in FIG. 1 include a capacitor layer 4 having a structure in which internal electrode layers 11 to 18 and dielectric layers 21 to 27 are alternately laminated on a substrate 2, and a rewiring layer 40 laminated on the capacitor layer 4. And external terminals 51 and 52.
  • the rewiring layer 40 has wiring patterns 41 and 42.
  • the odd-numbered internal electrode layers 11, 13, 15, and 17 are connected to the wiring pattern 41 via the via conductors 31, 33, 35, and 37, respectively.
  • the even-numbered internal electrode layers 12, 14, 16 and 18 are connected to the wiring pattern 42 via the via conductors 32, 34, 36 and 38, respectively.
  • the wiring patterns 41 and 42 are connected to the external terminals 51 and 52 via the via conductors 61 and 62, respectively.
  • the capacitance, ESL and self-resonant frequency were calculated by simulation.
  • the parameters are the same as those of the thin film capacitor of the comparative example, except that a material having a dielectric constant ⁇ of 378 is used as the material of the dielectric layer 21.
  • the capacitance of the thin film capacitor of Example 3 was 124.3 nF
  • the ESL was 6.4 pH
  • the self-resonant frequency was 218.9 MHz.
  • the thin film capacitor of Example 3 has a higher self-resonant frequency than the thin film capacitor of Comparative Example.

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Abstract

【課題】広い周波数帯域において低いインピーダンスを得ることが可能な薄膜コンデンサを提供する。 【解決手段】コンデンサ部品は、内部電極層１１～１８と誘電体層２１～２７が交互に積層された構造を有するキャパシタ層４と、外部端子５１，５２とを備える。外部端子５１は内部電極層１１，１３，１５，１７に共通に接続され、外部端子５２は内部電極層１２，１４，１６，１８に共通に接続される。内部電極層１１，１２によって形成される容量成分Ｃ１は、他の２つの内部電極層によって形成される容量成分Ｃ１～Ｃ７よりも小さい。

Description

コンデンサ部品及びこれを備える電子回路モジュール
　本発明はコンデンサ部品及びこれを備える電子回路モジュールに関する。
　薄膜コンデンサや積層コンデンサなどのコンデンサ部品は、複数の内部電極層と複数の誘電体層が交互に積層された構造を有している。複数の内部電極層のうち、奇数番目に位置する内部電極層は第１の外部端子に共通に接続され、偶数番目に位置する内部電極層は第２の外部端子に共通に接続される。これにより、第１及び第２の外部端子間に複数の単位キャパシタが並列に接続された構成が得られる。
特開２０１８－２０６８３９号公報
　しかしながら、従来のコンデンサ部品は、広い周波数帯域において低いインピーダンスを実現することが困難であった。
　したがって、本発明は、改良されたコンデンサ部品を提供することを目的とする。
　本発明によるコンデンサ部品は、複数の内部電極層と複数の誘電体層が交互に積層された構造を有するキャパシタ層と、第１及び第２の外部端子とを備え、複数の内部電極層は、奇数番目に位置し、第１の内部電極層を含む複数の奇数電極層と、偶数番目に位置し、第１の内部電極層に隣接する第２の内部電極層を含む複数の偶数電極層からなり、第１の外部端子は複数の奇数電極層に共通に接続され、第２の外部端子は複数の偶数電極層に共通に接続され、第１及び第２の内部電極層によって形成される容量成分は、他の２つの内部電極層によって形成される容量成分よりも小さいことを特徴とする。
　本発明によれば、自己共振周波数の異なる複数のキャパシタが並列に接続されることから、広い周波数帯域において低いインピーダンスを得ることが可能となる。
図１は、第１の実施形態による薄膜コンデンサの模式的な断面図である。 図２は、図１に示す薄膜コンデンサの等価回路図である。 図３は、図１に示す薄膜コンデンサを備える電子回路モジュールの回路図である。 図４は、第２の実施形態による薄膜コンデンサの模式的な断面図である。 図５Ａは、第３の実施形態による薄膜コンデンサの模式的な断面図である。 図５Ｂは、第４の実施形態による薄膜コンデンサの模式的な断面図である。 図６は、第５の実施形態による薄膜コンデンサの模式的な断面図である。 図７は、第６の実施形態による積層コンデンサの模式的な断面図である。 図８は、第７の実施形態による積層コンデンサの模式的な断面図である。 図９は、第８の実施形態による積層コンデンサの模式的な断面図である。 図１０は、第９の実施形態による積層コンデンサの模式的な断面図である。 図１１は、実施例のシミュレーション結果を示す表である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。なお、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は、図示の比率に限定されるものではない。さらに、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
　図１は、第１の実施形態による薄膜コンデンサの模式的な断面図である。図１に示す薄膜コンデンサは、内部電極層１１～１８と誘電体層２１～２７が基板２上に交互に積層された構造を有するキャパシタ層４と、キャパシタ層４に積層された再配線層４０と、外部端子５１，５２とを備える。再配線層４０は、配線パターン４１，４２を有する。奇数番目に位置する内部電極層１１，１３，１５，１７は、それぞれビア導体３１，３３，３５，３７を介して配線パターン４１に接続される。偶数番目に位置する内部電極層１２，１４，１６，１８は、それぞれビア導体３２，３４，３６，３８を介して配線パターン４２に接続される。配線パターン４１，４２は、それぞれビア導体６１，６２を介して外部端子５１，５２に接続される。
　内部電極層１１の外形サイズは、他の内部電極層１２～１８の外形サイズよりも小さい。
　図２は、図１に示す薄膜コンデンサの等価回路図である。それぞれ誘電体層２１～２７を挟む一対の内部電極層によって構成されるキャパシタをＣ１～Ｃ７とした場合、キャパシタＣ１～Ｃ７は、外部端子５１，５２間に並列に接続される。キャパシタＣ１～Ｃ７には、それぞれ寄生抵抗Ｒ１～Ｒ７と、寄生インダクタンスＬ１～Ｌ７が直列に付加される。
　図３は、図１に示す薄膜コンデンサを備える電子回路モジュールの回路図である。図３に示すように、外部端子５１は電源ライン７１に接続され、外部端子５２はグランドライン７２に接続される。電源ライン７１には、電源回路７３から電源電位Ｖが与えられる。グランドライン７２にはグランド電位ＧＮＤが与えられる。電源ライン７１は、ＣＰＵ７４に接続される。
　電源ライン７１及びグランドライン７２は、ビア導体３１，３２を介して、キャパシタＣ１を構成する内部電極層１１，１２にそれぞれ接続される。ここで、内部電極層１１の外形サイズは、他の内部電極層１２～１８の外形サイズよりも小さいため、キャパシタＣ１のキャパシタンスは、他のキャパシタＣ２～Ｃ７のキャパシタンスよりも小さい。このため、キャパシタＣ１は、他のキャパシタＣ２～Ｃ７よりも高い自己共振周波数を有する。また、ビア導体３１～３８の深さはこの順に大きいため、キャパシタＣ１～Ｃ７に付加される寄生インダクタンスＬ１～Ｌ７はこの順に大きくなる。キャパシタＣ１～Ｃ７の自己共振周波数をそれぞれＳＲＦ１～ＳＲＦ７とした場合、
　ＳＲＦ１＞ＳＲＦ２＞ＳＲＦ３＞ＳＲＦ４＞ＳＲＦ５＞ＳＲＦ６＞ＳＲＦ７
を満たす。
　このように、自己共振周波数の異なる複数のキャパシタＣ１～Ｃ７が並列に接続されるため、広い周波数帯域において低いインピーダンスを得ることが可能となる。一般的な回路モジュールにおいては、自己共振周波数の異なる複数のコンデンサを並列接続することによって、広い周波数帯域において低いインピーダンスを得る必要があるが、本実施形態においては、１個のコンデンサ部品によってこれを実現することが可能となる。
　図４に示す第２の実施形態による薄膜コンデンサは、内部電極層１１が複数の領域に分割されており、ビア導体３１が複数の領域のそれぞれに割り当てられていることを特徴とする。これにより、キャパシタＣ１が並列接続された複数のキャパシタに分割されるため、分割される前のキャパシタＣ１に比べて、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図５Ａに示す第３の実施形態による薄膜コンデンサは、誘電体層２１の誘電率が他の誘電体層２２～２７の誘電率よりも低いことを特徴とする。これにより、キャパシタＣ１のキャパシタンスが低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。さらに、内部電極層１１の外形サイズは、図１に示すように、他の内部電極層１２～１８の外形サイズよりも小さくても構わない。また、図４に示すように、内部電極層１１が複数の領域に分割されていても構わない。これらの場合、キャパシタＣ１のキャパシタンスがより低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図５Ｂに示す第４の実施形態による薄膜コンデンサは、誘電体層２１の膜厚が他の誘電体層２２～２７の膜厚よりも厚いことを特徴とする。これにより、キャパシタＣ１のキャパシタンスが低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。さらに、内部電極層１１の外形サイズは、図１に示すように、他の内部電極層１２～１８の外形サイズよりも小さくても構わない。また、図４に示すように、内部電極層１１が複数の領域に分割されていても構わない。これらの場合、キャパシタＣ１のキャパシタンスがより低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図６は、第５の実施形態による積層コンデンサの模式的な断面図である。図６に示す積層コンデンサは、内部電極層１１～１８と誘電体層２１～２７が交互に積層された構造を有するキャパシタ層４と、外部端子５１，５２とを備える。キャパシタ層４は、内部電極層１１，１３，１５，１７が露出する側面Ｓ１と、内部電極層１２，１４，１６，１８が露出する側面Ｓ２と、平面視で内部電極層１１～１８と重なる平面領域Ｐ１，Ｐ２とを有する。外部端子５１は、側面Ｓ１を覆うことにより内部電極層１１，１３，１５，１７に共通に接続される。外部端子５２は、側面Ｓ２を覆うことにより内部電極層１２，１４，１６，１８に共通に接続される。外部端子５１は平面領域Ｐ１をさらに覆い、積層方向に延在する複数のビア導体３１を介して内部電極層１１に接続されている。
　内部電極層１１の外形サイズは、他の内部電極層１２～１８の外形サイズよりも小さい。このため、キャパシタＣ１のキャパシタンスは、他のキャパシタＣ２～Ｃ７のキャパシタンスよりも小さい。図６の構造においてビア導体３１を省略しても構わないが、ビア導体３１を設けることによりインダクタンスが低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図７に示す第６の実施形態による積層コンデンサは、内部電極層１１が側面Ｓ１に露出する部分とビア導体３１に接続された部分に分離されていることを特徴とする。これにより、キャパシタＣ１が並列接続された複数のキャパシタに分割されるため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。また、外部端子５２は、積層方向に延在するビア導体３２を介して内部電極層１２に接続されている。これにより、キャパシタＣ１の寄生インダクタンスＬ１が低下することから、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図８に示す第７の実施形態による積層コンデンサは、誘電体層２１の誘電率が他の誘電体層２２～２７の誘電率よりも低いことを特徴とする。これにより、キャパシタＣ１のキャパシタンスが低下するため、キャパシタＣ１の自己共振周波数ＳＲＦ１がより高くなる。
　図９に示す第８の実施形態による積層コンデンサは、内部電極層１１～１８の外形サイズが互いに同じである点において、図８に示す積層コンデンサと相違している。この場合であっても、誘電体層２１の誘電率が他の誘電体層２２～２７の誘電率よりも低いことから、キャパシタＣ１の自己共振周波数ＳＲＦ１が高くなる。
　図１０に示す第９の実施形態による積層コンデンサは、ビア導体３１が省略されている点において、図８に示す積層コンデンサと相違している。この場合であっても、キャパシタＣ１の自己共振周波数ＳＲＦ１が高くなる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　図１に示す構造を有する実施例１の薄膜コンデンサを想定し、キャパシタンス、ＥＳＬ及び自己共振周波数をシミュレーションによって算出した。薄膜コンデンサの平面サイズは１ｍｍ×０．５ｍｍである。内部電極層１１，１２の面積はそれぞれ０．１６７ｍｍ２、０．３４７ｍｍ２である。内部電極層１２～１８の外形サイズは互いに同じであるが、ビア導体３１～３８に起因して上層の内部電極層ほど面積が若干小さくなる。一方、最上層に位置する内部電極層１１については、内部電極層１２～１８よりも外形サイズが小さい。誘電体層２１～２７の厚みは２００ｎｍであり、誘電率εは１１７６である。図１１に示すように、実施例１の薄膜コンデンサのキャパシタンスは１２７．４ｎＦ、ＥＳＬは５．７ｐＨ、自己共振周波数は２３９．４ＭＨｚであった。
　次に、内部電極層１１の面積を０．３３４ｍｍ２とした他は、実施例１と同じ条件を有する比較例による薄膜コンデンサを想定し、シミュレーションを行った。比較例においても、内部電極層１１～１８の面積は上層ほど小さいが、これはビア導体３１～３８に起因するものであり、内部電極層１１～１８の外形サイズは互いに同じである。その結果、図１１に示すように、比較例による薄膜コンデンサのキャパシタンスは１３６．１ｎＦ、ＥＳＬは６．４ｐＨ、自己共振周波数は１７１ＭＨｚであった。このように、実施例１の薄膜コンデンサは、比較例の薄膜コンデンサと比べ、ＥＳＬが小さく、且つ、自己共振周波数が高いことが確認された。
　図４に示す構造を有する実施例２の薄膜コンデンサを想定し、キャパシタンス、ＥＳＬ及び自己共振周波数をシミュレーションによって算出した。内部電極層１１が２分割されている他は、比較例の薄膜コンデンサとパラメータは同じである。２分割された内部電極層１１の一方の面積は０．２７５ｍｍ２であり、他方の面積は０．０２ｍｍ２である。図１１に示すように、実施例２の薄膜コンデンサのキャパシタンスは１３４．２ｎＦ、ＥＳＬは４．２ｐＨ、自己共振周波数は２２２．３ＭＨｚであった。このように、実施例２の薄膜コンデンサは、比較例の薄膜コンデンサと比べ、ＥＳＬが小さく、且つ、自己共振周波数が高いことが確認された。
　図５Ａに示す構造を有する実施例３の薄膜コンデンサを想定し、キャパシタンス、ＥＳＬ及び自己共振周波数をシミュレーションによって算出した。誘電体層２１の材料として誘電率εが３７８である材料を用いた他は、比較例の薄膜コンデンサとパラメータは同じである。図１１に示すように、実施例３の薄膜コンデンサのキャパシタンスは１２４．３ｎＦ、ＥＳＬは６．４ｐＨ、自己共振周波数は２１８．９ＭＨｚであった。このように、実施例３の薄膜コンデンサは、比較例の薄膜コンデンサよりも、自己共振周波数が高いことが確認された。
　図５Ｂに示す構造を有する実施例４の薄膜コンデンサを想定し、キャパシタンス、ＥＳＬ及び自己共振周波数をシミュレーションによって算出した。誘電体層２１の膜厚を４００ｎｍとした他は、比較例の薄膜コンデンサとパラメータは同じである。図１１に示すように、実施例４の薄膜コンデンサのキャパシタンスは１２７．４ｎＦ、ＥＳＬは６．４ｐＨ、自己共振周波数は２１６ＭＨｚであった。このように、実施例４の薄膜コンデンサは、比較例の薄膜コンデンサよりも、自己共振周波数が高いことが確認された。
２　　基板
４　　キャパシタ層
１１～１８　　内部電極層
２１～２７　　誘電体層
３１～３８　　ビア導体
４０　　再配線層
４１，４２　　配線パターン
５１，５２　　外部端子
６１，６２　　ビア導体
７１　　電源ライン
７２　　グランドライン
７３　　電源回路
７４　　ＣＰＵ
Ｃ１～Ｃ７　　キャパシタ
Ｌ１～Ｌ７　　寄生インダクタンス
Ｐ１，Ｐ２　　平面領域
Ｒ１～Ｒ７　　寄生抵抗
Ｓ１，Ｓ２　　側面
Ｖ　　電源電位

Claims (6)

  1. 　複数の内部電極層と複数の誘電体層が交互に積層された構造を有するキャパシタ層と、
    　第１及び第２の外部端子と、を備え、
    　前記複数の内部電極層は、奇数番目に位置し、第１の内部電極層を含む複数の奇数電極層と、偶数番目に位置し、前記第１の内部電極層に隣接する第２の内部電極層を含む複数の偶数電極層からなり、
    　前記第１の外部端子は、前記複数の奇数電極層に共通に接続され、
    　前記第２の外部端子は、前記複数の偶数電極層に共通に接続され、
    　前記第１及び第２の内部電極層によって形成される容量成分は、他の２つの内部電極層によって形成される容量成分よりも小さいことを特徴とするコンデンサ部品。
  2. 　前記第１の内部電極層の外形サイズは、前記第２の内部電極層の外形サイズよりも小さいことを特徴とする請求項１に記載のコンデンサ部品。
  3. 　前記第１の内部電極層は、複数の領域に分割されていることを特徴とする請求項１又は２に記載のコンデンサ部品。
  4. 　前記複数の誘電体層のうち、前記第１及び第２の内部電極層間に位置する誘電体層は、他の内部電極層間に位置する誘電体層よりも誘電率が低いことを特徴とする請求項１乃至３のいずれか一項に記載のコンデンサ部品。
  5. 　前記複数の誘電体層のうち、前記第１及び第２の内部電極層間に位置する誘電体層は、他の内部電極層間に位置する誘電体層よりも膜厚が厚いことを特徴とする請求項１乃至４のいずれか一項に記載のコンデンサ部品。
  6. 　回路基板と、前記回路基板に搭載された請求項１乃至５のいずれか一項に記載のコンデンサ部品とを備える電子回路モジュール。
PCT/JP2021/011669 2020-03-24 2021-03-22 コンデンサ部品及びこれを備える電子回路モジュール WO2021193513A1 (ja)

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