KR100976347B1 - 적층 커패시터 - Google Patents

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Abstract

적층 커패시터에 있어서, 저ESL화 및 고ESR화를 도모하면서 임피던스를 낮게 할 수 있는 대역을 넓게 한다.
커패시터 본체(8)에 있어서, 제1의 커패시터부(11)와 제2의 커패시터부(12)를 적층방향으로 나열되도록 배치한다. 제1의 커패시터부(11)의 공진 주파수를 제2의 커패시터부(12)의 공진 주파수보다 높게 하여, 제1의 커패시터부(11)가 저ESL화에 기여하도록 하면서, 제2의 커패시터부(12)의 한 층당 ESR을 제1의 커패시터부(11)의 한 층당 ESR보다 높아지도록 하여, 제2의 커패시터부(12)가 고ESR화에 기여하도록 한다. 또한, 제1의 커패시터부(11)의 합성 ESR을 제2의 커패시터부(12)의 합성 ESR과 동등하거나 거의 동등하게 한다.
유전체층, 커패시터, 내부전극, 공진 주파수

Description

적층 커패시터{MULTILAYER CAPACITOR}
본 발명은 적층 커패시터에 관한 것으로서, 특히 고주파 회로에 있어서 유리하게 적용되는 적층 커패시터에 관한 것이다.
수㎓와 같은 고주파 영역에 있어서, MPU(마이크로 프로세싱 유닛) 등을 위한 전원 회로에 이용되는 디커플링 커패시터로서, 예를 들면 일본국 공개특허 평11-144996호 공보(특허문헌 1)에 기재된 바와 같은 구조의 적층 커패시터가 알려져 있다. 이 적층 커패시터에 의하면, 다단자 구조로 하면서 서로 이웃하는 단자를 역극성으로 함으로써, 양극으로부터 음극에의 전류 흐름을 짧게 하고 전류 흐름을 다양하게 하며, 또한 전류 방향을 서로 역방향을 향하도록 하여 자속의 상쇄를 행하고, 그것에 의해 ESL(등가 직렬 인덕턴스)의 저감이 도모되어 있다.
그러나 상기 특허문헌 1에 기재된 적층 커패시터에 의하면, ESL의 저하에 수반하여 ESR(등가 직렬 저항)도 저하한다. 그 때문에 주파수-임피던스 특성이 급격히 험준해져 버린다.
한편, 일본국 공개특허 2001-284170호 공보(특허문헌 2)에서는, 커패시터 본체의 내부에 정전 용량을 형성하기 위해 마련되는 내부전극의 각각에 대하여, 커패시터 본체의 표면에까지 인출되면서 외부단자 전극에 전기적으로 접속되는 인출부 의 수를 단 하나로 함으로써 적층 커패시터의 ESR을 높이는 것이 제안되어 있다.
그러나 특허문헌 2에 기재된 구조에 의하면, ESR을 높일 수 있지만 그와 동시에 ESL이 높아져 특허문헌 1에 기재된 것에 비하여 고주파측의 특성이 열화하는 문제가 있다.
또한, 특허문헌 2에 기재된 적층 커패시터에 의하면, 주파수-임피던스 특성에 대해서는 공진점이 저주파측으로 이동할 뿐이므로, 임피던스를 낮게 할 수 있는 대역에 대해서는 특허문헌 1의 경우와 실질적으로 같아 임피던스를 낮게 할 수 있는 대역을 넓힐 수는 없다.
[특허문헌 1] 일본국 공개특허 평11-144996호 공보
[특허문헌 2] 일본국 공개특허 2001-284170호 공보
그리하여, 본 발명의 목적은 저ESL화를 도모하면서 고ESR화를 도모할 수 있음과 동시에, 임피던스를 낮게 할 수 있는 대역을 넓힐 수 있는 적층 커패시터를 제공하고자 하는 것이다.
본 발명에 따른 적층 커패시터는 적층된 복수의 유전체층으로 구성되는 적층 구조를 가지는 커패시터 본체를 구비하고 있다. 본 발명에서는, 상술한 기술적 과제를 해결하기 위해 적층 커패시터가 다음과 같이 구성되는 것을 특징으로 하고 있다.
즉, 적층 커패시터에 구비하는 커패시터 본체는 제1 및 제2의 커패시터부를 구성하고 있다.
제1의 커패시터부는 정전 용량을 형성하도록 소정의 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제1 및 제2의 내부전극을 포함하고, 제2의 커패시터부는 정전 용량을 형성하도록 소정의 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제3 및 제4의 내부전극을 포함한다.
제1의 커패시터부의 공진 주파수는 제2의 커패시터부의 공진 주파수보다 높게 되고, 또한 제2의 커패시터부에 포함되는 한 쌍의 제3 및 제4의 내부전극과 그 사이의 유전체층에 의해 부여되는 한 층당 등가 직렬 저항은 제1의 커패시터부에 포함되는 한 쌍의 제1 및 제2의 내부전극과 그 사이의 유전체층에 의해 부여되는 한 층당 등가 직렬 저항보다 높게 된다.
그리고, 제1의 커패시터부에 포함되는 모든 제1 및 제2의 내부전극과 그들 각 사이의 유전체층에 의해 부여되는 합성 등가 직렬 저항은 제2의 커패시터부에 포함되는 모든 제3 및 제4의 내부전극과 그들 각 사이의 유전체층에 의해 부여되는 합성 등가 직렬 저항과 동등 또는 거의 동등하게 되는 것을 특징으로 하고 있다.
<발명의 효과>
본 발명에 따른 적층 커패시터에 의하면, 제1의 커패시터부의 공진 주파수를 제2의 커패시터부의 공진 주파수보다 높게 하고 있으므로, 제1의 커패시터부에 의해 저ESL화를 도모할 수 있다. 한편, 제2의 커패시터부의 한 층당 ESR을 제1의 커패시터부의 한 층당 ESR보다도 높게 하고 있으므로, 제2의 커패시터부에 의해 고ESR화를 도모할 수 있다.
이것으로부터, 적층 커패시터의 특성은 제1의 커패시터부에 의한 저ESL 특성과 제2의 커패시터부에 의한 고ESR 특성을 복합한 특성이 되고, 그 결과 저ESL화 및 고ESR화의 쌍방을 만족시키는 적층 커패시터를 얻을 수 있다.
또한, 제1의 커패시터부와 제2의 커패시터부가 공진 주파수가 다르고, 또한 제1의 커패시터부에 의해 부여되는 합성 ESR이 제2의 커패시터부에 의해 부여되는 합성 ESR과 동등 또는 거의 동등하게 되므로, 적층 커패시터 전체의 특성으로서는, 저주파측의 제2의 커패시터부의 공진점으로부터 고주파측의 제1의 커패시터부의 공진점까지 동등 또는 거의 동등한 임피던스 값으로 연속된 광대역의 주파수-임피던스 특성을 얻을 수 있다.
도 1은 본 발명의 한 실시형태에 의한 적층 커패시터(1)의 외관을 나타내는 사시도이다.
도 2는 도 1에 나타낸 적층 커패시터(1)의 내부 구조를 나타내는 정면도로서, 도 3 및 도 4의 선 Ⅱ-Ⅱ를 따른 단면으로 나타내고 있다.
도 3은 도 2에 나타낸 제1의 커패시터부(11)의 내부 구조를 나타내는 평면도로서, 도 3a는 제1의 내부전극(13)이 통과하는 단면을 나타내고, 도 3b는 제2의 내부전극(14)이 통과하는 단면을 나타내고 있다.
도 4는 도 2에 나타낸 제2의 커패시터부(12)의 내부 구조를 나타내는 평면도로서, 도 4a는 제3의 내부전극(15)이 통과하는 단면을 나타내고, 도 4b는 제4의 내부전극(16)이 통과하는 단면을 나타내고 있다.
도 5는 본 발명에 따라 광대역화된 적층 커패시터의 공진 주파수를 도해하는 주파수-임피던스 특성도이다.
도 6은 본 발명에 따른 적층 커패시터에 구비하는 커패시터 본체(8)에 있어서의 제1의 커패시터부(11)와 제2의 커패시터부(12)의 적층 배치 상태에 대한 몇 가지 예를 나타내는 도면이다.
도 7은 본 발명에 의한 효과를 확인하기 위해 실시한 실험예에 있어서 제작한 시료 1에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 8은 상기 실험예에 있어서 제작한 시료 2에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 9는 상기 실험예에 있어서 제작한 시료 3에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 10은 상기 실험예에 있어서 제작한 시료 4에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 11은 상기 실험예에 있어서 제작한 시료 5에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 12는 상기 실험예에 있어서 제작한 시료 6에 대한 주파수-임피던스 특성을 나타내는 도면이다.
도 13은 상기 실험예에 있어서 제작한 시료 7에 대한 주파수-임피던스 특성을 나타내는 도면이다.
<부호의 설명>
1 : 적층 커패시터 2,3 : 주면
4~7 : 측면 8 : 커패시터 본체
9 : 유전체층 11 : 제1의 커패시터부
12 : 제2의 커패시터부 13 : 제1의 내부전극
14 : 제2의 내부전극 15 : 제3의 내부전극
16 : 제4의 내부전극
도 1 내지 도 4는 이 발명의 한 실시형태에 의한 적층 커패시터(1)를 나타내고 있다. 여기서, 도 1은 적층 커패시터(1)의 외관을 나타내는 사시도이며, 도 2는 적층 커패시터(1)의 내부 구조를 나타내는 정면도이다. 또한 도 2에 있어서, 적층 커패시터(1)는 후술하는 도 3 및 도 4의 선 Ⅱ-Ⅱ를 따른 단면으로 나타나 있다.
적층 커패시터(1)는 서로 마주보는 2개의 주면(主面)(2 및 3)과 이들 주면(2 및 3) 사이를 연결하는 4개의 측면(4,5,6 및 7)을 가지는 직방체상의 커패시터 본체(8)를 구비하고 있다. 커패시터 본체(8)는 주면(2 및 3)의 방향으로 연장되는, 예를 들면 유전체 세라믹으로 이루어지는 적층된 복수의 유전체층(9)으로 구성되는 적층 구조를 가지고 있다.
커패시터 본체(8)는 도 2에 나타내는 바와 같이, 제1 및 제2의 커패시터부(11 및 12)를 구성하고 있다. 이 실시형태에서는, 제1의 커패시터부(11)와 제2의 커패시터부(12)는 적층방향으로 나열되도록 배치되고, 또한 제2의 커패시터부(12)가 2개의 제1의 커패시터부(11)에 의해 적층방향으로 끼워지도록 배치되어 있다. 그 결과, 제1의 커패시터부(11)는 커패시터 본체(8)에 있어서의 적층방향에서의 양 끝에 위치된다.
제1의 커패시터부(11)는 정전 용량을 형성하도록 소정의 유전체층(9)을 통하여 서로 마주보는 적어도 한 쌍의 제1 및 제2의 내부전극(13 및 14)을 구비하고 있다. 한편, 제2의 커패시터부(12)는 정전 용량을 형성하도록 소정의 유전체층(9)을 통하여 서로 마주보는 적어도 한 쌍의 제3 및 제4의 내부전극(15 및 16)을 구비하고 있다.
이 실시형태에서는, 보다 큰 정전 용량을 얻기 위해, 제1 및 제2의 내부전극(13 및 14)의 쌍의 수와 제3 및 제4의 내부전극(15 및 16)의 쌍의 수는 복수가 된다.
도 3은 제1의 커패시터부(11)의 내부 구조를 나타내는 평면도로서, 도 3a는 제1의 내부전극(13)이 통과하는 단면을 나타내고, 도 3b는 제2의 내부전극(14)이 통과하는 단면을 나타내고 있다.
도 3a에 나타내는 바와 같이, 제1의 내부전극(13)에는 커패시터 본체(8)의 외표면, 즉 측면(4~7)에까지 인출되는 복수, 예를 들면 7개의 제1의 인출부(17)가 형성되어 있다. 또한 도 3b에 나타내는 바와 같이, 제2의 내부전극(14)에는 커패시터 본체(8)의 외표면, 즉 측면(4~7)에까지 인출되는 복수, 예를 들면 7개의 제2의 인출부(18)가 형성되어 있다.
커패시터 본체(8)의 측면(4~7)의 각각 위에는, 제1의 인출부(17)에 각각 전기적으로 접속되는 복수, 예를 들면 7개의 제1의 외부단자 전극(19)과 제2의 인출부(18)에 각각 전기적으로 접속되는 복수, 예를 들면 7개의 제2의 외부단자 전 극(20)이 형성되어 있다. 제1 및 제2의 외부단자 전극(19 및 20)은 도 1 및 도 2에 나타내는 바와 같이, 측면(4~7) 위로부터 주면(2 및 3) 각각의 일부 위에까지 연장되도록 형성되어 있다.
제1의 인출부(17)가 각각 인출되는 측면(4~7) 위에서의 각 위치는 제2의 인출부(18)가 각각 인출되는 각 위치와 다르며, 따라서 제1의 외부단자 전극(19)이 마련되는 측면(4~7) 위에서의 각 위치는 제2의 외부단자 전극(20)의 각 위치와 다르다. 그리고, 제1의 외부단자 전극(19)과 제2의 외부단자 전극(20)은 측면(4~7) 위에 있어서 교대로 배치되어 있다.
도 4는 제2의 커패시터부(12)의 내부 구조를 나타내는 평면도로서, 도 4a는 제3의 내부전극(15)이 통과하는 단면을 나타내고, 도 4b는 제4의 내부전극(16)이 통과하는 단면을 나타내고 있다.
도 4a에 나타내는 바와 같이, 제3의 내부전극(15)에는 커패시터 본체(8)의 외표면, 즉 측면(5 및 7)에까지 인출되는 적어도 한 개, 예를 들면 2개의 제3의 인출부(21)가 형성되어 있다. 또한 도 4b에 나타내는 바와 같이, 제4의 내부전극(16)에는 커패시터 본체(8)의 외표면, 즉 측면(5 및 7)에까지 인출되는 적어도 한 개, 예를 들면 2개의 제4의 인출부(22)가 형성되어 있다.
이 실시형태에서는, 제3의 인출부(21)는 상술한 제1의 외부단자 전극(19)에 전기적으로 접속되고, 제4의 인출부(22)는 상술한 제2의 외부단자 전극(20)에 전기적으로 접속되어 있다. 즉, 제1의 외부단자 전극(19)의 몇 개는 제3의 인출부(21)에 전기적으로 접속될 제3의 외부단자 전극과 공통이며, 제2의 외부단자 전극(20) 의 몇 개는 제4의 인출부(22)에 전기적으로 접속될 제4의 외부단자 전극과 공통이다.
상술과 같이, 제3 및 제4의 인출부(21 및 22)가 각각 제1 및 제2의 인출부(17 및 18)와 공통되는 제1 및 제2의 외부단자 전극(19 및 20)에 전기적으로 접속되어 있으면, 적층 커패시터(1) 자신에 있어서 제1의 커패시터부(11)와 제2의 커패시터부(12)를 병렬로 접속한 상태로 할 수 있다.
또한, 제3 및 제4의 인출부(21 및 22)에 각각 접속될 제3 및 제4의 외부단자 전극을 제1 및 제2의 외부단자 전극과는 별도로 마련해도 된다.
이상 설명한 실시형태에서는, 각각 한 개의 제3 및 제4의 내부전극(15 및 16)에 대한 제3 및 제4의 인출부(21 및 22) 각각의 수는 각각 한 개의 제1 및 제2의 내부전극(13 및 14)에 대한 제1 및 제2의 인출부(17 및 18) 각각의 수보다 적다. 즉, 전자가 2개이며, 후자가 7개이다. 그 때문에 내부전극(13~16)의 재료 등 다른 조건이 같으면, 제1의 커패시터부(11)의 ESL을 제2의 커패시터부(12)의 ESL보다도 낮게 할 수 있고, 그 결과 제1의 커패시터부(11)의 공진 주파수를 제2의 커패시터부(12)의 공진 주파수보다도 높게 할 수 있다.
한편, 상술한 바와 같이, 제3 및 제4의 인출부(21 및 22) 각각의 수가 제1 및 제2의 인출부(17 및 18) 각각의 수보다 적기 때문에, 내부전극(13~16) 혹은 인출부(17,18,21 및 22)가 ESR에 미치는 영향이 제1의 커패시터부(11)와 제2의 커패시터부(12)가 같다고 하면, 제2의 커패시터부(12)에 포함되는 한 쌍의 제3 및 제4의 내부전극(15 및 16)과 그 사이의 유전체층(9)에 의해 부여되는 한 층당 ESR을 제1의 커패시터부(11)에 포함되는 한 쌍의 제1 및 제2의 내부전극(13 및 14)과 그 사이의 유전체층(9)에 의해 부여되는 한 층당 ESR보다 높게 할 수 있다.
이상으로부터, 적층 커패시터(1)의 특성은 제1의 커패시터부(11)에 의한 저ESL 특성이 유효하게 작용함과 동시에 제1의 커패시터부(11)의 ESR 특성과 제2의 커패시터부(12)의 ESR 특성이 반영된 고ESR 특성이 된다. 따라서, 적층 커패시터(1)에 의하면 저ESL화 및 고ESR화의 쌍방을 실현할 수 있다.
또한 적층 커패시터(1)에 있어서, 상술한 바와 같이, 제1의 커패시터부(11)의 공진 주파수는 제2의 커패시터부(12)의 공진 주파수보다 높고, 또한 제1의 커패시터부(11)에 포함되는 모든 제1 및 제2의 내부전극(13 및 14)과 그들 각 사이의 유전체층(9)에 의해 부여되는 합성 ESR은 제2의 커패시터부(12)에 포함되는 모든 제3 및 제4의 내부전극(15 및 16)과 그들 각 사이의 상기 유전체층(9)에 의해 부여되는 합성 ESR과 동등 또는 거의 동등하게 되어 있다.
그 때문에, 이 적층 커패시터(1) 전체의 특성으로서는, 제1 및 제2의 커패시터부(11 및 12)의 양자의 특성이 합성되어, 저주파측의 제2의 커패시터부의 공진점으로부터 고주파측의 제1의 커패시터부의 공진점까지 동등 또는 거의 동등한 임피던스 값으로 연속된 광대역의 주파수-임피던스 특성을 얻을 수 있다. 보다 구체적으로는, 도 5에 나타내는 바와 같이, 임피던스를 낮게 할 수 있는 대역을 넓게 한 광대역의 주파수-임피던스 특성으로 할 수 있다. 또한, 도 5에서는 주파수 및 임피던스를 각각 나타내는 각 축의 눈금 및 수치는 생략하고 있는데, 도 5는 주파수-임피던스 특성의 일반적인 경향을 나타내고 있다고 이해하면 된다.
이상, 이 발명을 도시한 실시형태에 관련하여 설명하였는데, 이 발명의 범위 내에 있어서 그 외 다양한 변형예가 가능하다.
예를 들면, 내부전극에 형성되는 인출부의 위치나 수 혹은 외부단자 전극의 위치나 수에 대해서는 다양하게 변경할 수 있다.
또한 도시한 실시형태에서는, 제1 및 제2의 내부전극(13 및 14)이 제1의 커패시터부(11)를 구성하기 위해서만 마련되고, 또한 제3 및 제4의 내부전극(15 및 16)이 제2의 커패시터부(12)를 구성하기 위해서만 마련되었지만, 제1의 커패시터부와 제2의 커패시터부의 경계부에 위치하는 내부전극이 제1 및 제2의 커패시터부의 쌍방을 위한 내부전극으로서, 즉, 제1 또는 제2의 내부전극과 제3 또는 제4의 내부전극을 겸하는 내부전극으로서 마련되어도 된다.
또한, 제1의 커패시터부(11)의 공진 주파수를 제2의 커패시터부(12)의 공진 주파수보다 높게 하기 위해, 상술한 실시형태에서는 제1 및 제2의 인출부(17 및 18)의 수(혹은 쌍의 수)를 제3 및 제4의 인출부(21 및 22)의 수(혹은 쌍의 수)보다 많게 하였지만, 이러한 방법을 대신하여, 혹은 이러한 방법과 더불어, 내부전극(13~16)의 재료, 패턴 및/또는 적층 수의 변경에 의한 방법을 채용해도 된다.
또한, 상술한 실시형태에서는, 제2의 커패시터부(12)에 있어서의 한 층당 ESR을 제1의 커패시터부(11)에 있어서의 한 층당 ESR보다 높게 하기 위해, 제3 및 제4의 인출부(21 및 22)의 수를 제1 및 제2의 인출부(17 및 18)의 수보다 적게 했지만, 이러한 방법을 대신하여, 혹은 이러한 방법과 더불어, 제3 및/또는 제4의 내부전극(15 및/또는 16)의 재료를 비저항이 보다 높은 것으로 하거나, 제3 및/또는 제4의 내부전극(15 및/또는 16)의 두께를 보다 얇게 하거나, 제3 및/또는 제4의 인출부(21 및/또는 22)의 폭 또는 두께를 작게 하는 방법을 채용해도 된다.
또한, 커패시터 본체에 있어서의 제1 및 제2의 커패시터부의 배치에 대해서는, 이하에 몇 가지 예를 나타내는 바와 같이 다양하게 변경할 수 있다.
도 6은 커패시터 본체에 있어서 채용될 수 있는 제1의 커패시터부와 제2의 커패시터부의 적층 배치 상태에 대한 몇 가지 예를 도해적으로 나타내는 도면이다. 도 6에 있어서, 도 2에 나타낸 요소에 상당하는 요소에는 같은 참조부호를 부여하며, 중복되는 설명은 생략한다.
또한 도 6에 있어서, 참조부호 "41"을 부여한 부분은 어느 내부전극도 형성되지 않은 외층부를 나타내고 있다. 또한 도 6에 있어서, 도 6a~도 6d의 각 도면의 하측에 배선 기판 등에 의해 부여되는 실장면이 위치하고 있는 것으로 한다.
도 6a~6d에 나타낸 각 예에서는, 공통적으로 커패시터 본체(8)에 있어서 제1의 커패시터부(11)와 제2의 커패시터부(12)는 적층방향으로 나열되도록 배치되어 있다.
도 6a에 나타낸 예에서는, 2개의 제1의 커패시터부(11)가 한 개의 제2의 커패시터부(12)를 적층방향으로 끼우도록 배치되어 있다. 또한, 이 적층 배치 상태는 도 2에 나타낸 실시형태의 경우와 동일하다.
도 6b에 나타낸 예에서는, 2개의 제2의 커패시터부(12)가 한 개의 제1의 커패시터부(11)를 적층방향으로 끼우도록 배치되어 있다.
도 6c에 나타낸 예에서는, 제1의 커패시터부(11)가 실장면측에 위치되고, 그 위에 제2의 커패시터부(12)가 배치되어 있다.
도 6d에 나타낸 예에서는, 제2의 커패시터부(12)가 실장면측에 위치되고, 그 위에 제1의 커패시터부(11)가 배치되어 있다.
다음으로, 이 발명에 의한 효과를 확인하기 위해 실시한 실험예에 대하여 설명한다.
이 실험예에서는, 주지와 같이 복수의 세라믹 그린시트를 준비하고, 특정한 세라믹 그린시트상에 인출부를 가지는 내부전극을 도전성 페이스트의 인쇄에 의해 형성하고, 내부전극이 형성된 세라믹 그린시트를 포함하는 복수의 세라믹 그린시트를 적층하여, 얻어진 적층체를 소성하여 커패시터 본체를 얻고, 이 커패시터 본체의 외표면상에 외부단자 전극을 도전성 페이스트의 베이킹에 의해 형성하는 각 공정을 거쳐, 표 1에 나타낸 각 시료에 따른 적층 커패시터를 제작하였다.
각 시료에 따른 적층 커패시터에 대하여, 커패시터 본체의 치수는 2.0㎜×1.25㎜×0.5㎜, 내부전극의 총 적층 수를 64, 정전 용량의 설계 값을 0.68μF로 하고, 도 1 등에 나타낸 실시형태의 경우와 같이, 외부단자 전극의 수를 14, 제1의 커패시터부에 있어서의 각 한 개의 제1 및 제2의 내부전극에 대한 제1 및 제2의 인출부 각각의 수를 7, 제2의 커패시터부에 있어서의 각 한 개의 제3 및 제4의 내부전극에 대한 제3 및 제4의 인출부 각각의 수를 2로 하였다. 또한 내부전극의 두께를 1㎛, 인출부의 두께를 1㎛, 인출부의 폭을 100㎛로 하였다.
Figure 112008034888519-pct00001
표 1에 있어서, "제1의 커패시터부" 및 "제2의 커패시터부"의 각 란에는 "적층 수", "공진 주파수", "한 층당 ESR" 및 "전체 합성 ESR"이 나타나 있다.
여기서, "전체 합성 ESR"은 제1의 커패시터부에 대해서는, 그에 포함되는 모든 제1 및 제2의 내부전극과 그들 각 사이의 유전체층에 의해 부여되는 합성 ESR이며, 제2의 커패시터부에 대해서는, 그에 포함되는 모든 제3 및 제4의 내부전극과 그들 각 사이의 유전체층에 의해 부여되는 합성 ESR이다.
"한 층당 ESR"은 다음과 같이 구한 것이다. 커패시터의 ESR은 전극 한 층당 저항을 R, 적층 수를 N으로 했을 때, 이하의 식으로 나타낼 수 있다.
커패시터의 ESR=R(4N-2)/N2
예를 들면, 제1의 커패시터부에서는, 제1의 커패시터부 전체의 ESR을 커패시터의 ESR로서 역산(逆算)하여, 전극 한 층당 저항 R을 산출해, 이 R의 값을 상기 수식에 대입하고, 또한 N=2(커패시터 한 층은 내부전극 2개가 마주보며 형성됨)를 상기 수식에 대입함으로써 "한 층당 ESR"을 산출하고 있다.
또한, "합성 ESR 차"는 제1의 커패시터부의 "전체 합성 ESR"과 제2의 커패시터부의 "전체 합성 ESR"의 차의 절대값을 나타내고 있다.
또한 표 1에 있어서 시료 1 및 7은 비교예이다. 여기서, 시료 1은 인출부의 수가 7로 된 제1의 커패시터부만을 구비하는 것으로, 상술한 특허문헌 1에 기재된 구조에 대응하고 있다. 한편, 시료 7은 인출부의 수가 2로 된 제2의 커패시터부만을 구비하는 것으로, 상술한 특허문헌 2에 기재된 구조에 대응하고 있다.
시료 2~6에 대해서는, "제1의 커패시터부"의 "공진 주파수"가 "제2의 커패시터부"의 "공진 주파수"보다 높다는 조건과, "제2의 커패시터부"의 "한 층당 ESR"이 "제1의 커패시터부"의 "한 층당 ESR"보다 높다는 조건을 만족하고 있다.
이들 시료 2~6에 대하여 "합성 ESR 차"를 보면, 시료 2 및 6에서는 비교적 큰 값이 되어 있지만, 시료 3~5에서는 매우 작은 값이 되어 있다. 즉, 시료 3~5에서는 제1의 커패시터부의 "전체 합성 ESR"과 제2의 커패시터부의 "전체 합성 ESR"이 거의 동등하다.
이러한 상황 아래, 시료 1~7의 각각에 대하여 주파수-임피던스 특성을 구한 바, 각각 도 7~도 13에 나타내는 바와 같은 결과가 얻어졌다. 또한, 도 7~도 13에 나타낸 그래프에 있어서, 가로축의 주파수 및 세로축의 임피던스는 모두 대수(對數) 눈금으로 나타나 있다.
도 7~도 13을 비교하면 알 수 있듯이, 비교예인 시료 1(도 7) 및 시료 7(도 13)과 "합성 ESR 차"가 비교적 큰 시료 2(도 8) 및 시료 6(도 12)에서는 임피던스가 낮은 대역이 그다지 넓지는 않지만, "합성 ESR 차"가 매우 작은 시료 3~5(도 9~도 11)에서는 임피던스가 낮은 대역을 비교적 넓게 할 수 있었다.

Claims (2)

  1. 적층된 복수의 유전체층으로 구성되는 적층 구조를 가지며, 서로 마주보는 두 개의 주면 및 상기 주면들 사이를 연결하는 네 개의 측면을 가지는 커패시터 본체와, 상기 커패시터 본체의 측면상에 각각 형성되는 제1의 외부단자전극, 제2의 외부단자전극, 제3의 외부단자전극 및 제4의 외부단자전극을 포함하는 적층 커패시터로서,
    상기 커패시터 본체는 제1 및 제2의 커패시터부를 구성하고 있으며,
    상기 제1 및 제2의 외부단자전극은 상기 측면상에 있어서 교대로 배치되고,
    상기 제1의 커패시터부는 정전 용량을 형성하도록 소정의 상기 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제1 및 제2의 내부전극을 포함하고,
    상기 제2의 커패시터부는 정전 용량을 형성하도록 소정의 상기 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제3 및 제4의 내부전극을 포함하며,
    상기 제1 및 제2의 내부전극은 각각 상기 커패시터 본체의 측면에까지 인출되는 동시에 상기 제1 및 제2의 외부단자전극에 전기적으로 접속되는 제1 및 제2의 인출부를 가지며,
    상기 제3 및 제4의 내부전극은 각각 상기 커패시터 본체의 측면에까지 인출되는 동시에 상기 제3 및 제4의 외부단자전극에 전기적으로 접속되는 제3 및 제4의 인출부를 적어도 한 개씩 가지며,
    상기 제3 및 제4의 인출부의 각각의 수는 상기 제1 및 제2의 인출부의 각각의 수보다 적고,
    상기 제2의 커패시터부에서의 상기 제3 및 제4의 내부전극의 적층수는 상기 제1의 커패시터부에서의 상기 제1 및 제2의 내부전극의 적층수보다 많으며,
    상기 제1의 커패시터부의 공진 주파수는 상기 제2의 커패시터부의 공진 주파수보다 높고,
    상기 제2의 커패시터부에 포함되는 한 쌍의 상기 제3 및 제4의 내부전극과 그 사이의 상기 유전체층에 의해 부여되는 한 층당 등가 직렬 저항은 상기 제1의 커패시터부에 포함되는 한 쌍의 상기 제1 및 제2의 내부전극과 그 사이의 상기 유전체층에 의해 부여되는 한 층당 등가 직렬 저항보다 높게 되며, 또한,
    상기 제1의 커패시터부에 포함되는 모든 상기 제1 및 제2의 내부전극과 그들 각 사이의 상기 유전체층에 의해 부여되는 합성 등가 직렬 저항은 상기 제2의 커패시터부에 포함되는 모든 상기 제3 및 제4의 내부전극과 그들 각 사이의 상기 유전체층에 의해 부여되는 합성 등가 직렬 저항과 동등 또는 거의 동등한 것을 특징으로 하는 적층 커패시터.
  2. 적층된 복수의 유전체층으로 구성되는 적층 구조를 가지며, 서로 마주보는 두 개의 주면 및 상기 주면들 사이를 연결하는 네 개의 측면을 가지는 커패시터 본체와, 상기 커패시터 본체의 측면상에 각각 형성되는 제1의 외부단자전극, 제2의 외부단자전극, 제3의 외부단자전극 및 제4의 외부단자전극을 포함하는 적층 커패시터로서,
    상기 제1 및 제2의 외부단자전극은 상기 측면상에 있어서 교대로 배치되고,
    상기 커패시터 본체는 두 개의 제1의 커패시터부 및 상기 두 개의 제1의 커패시터부에 의해 적층방향으로 끼이도록 배치되는 한 개의 제2의 커패시터부를 구성하고 있으며,
    상기 제1의 커패시터부는 정전 용량을 형성하도록 소정의 상기 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제1 및 제2의 내부전극을 포함하고,
    상기 제2의 커패시터부는 정전 용량을 형성하도록 소정의 상기 유전체층을 통하여 서로 마주보는 적어도 한 쌍의 제3 및 제4의 내부전극을 포함하며,
    상기 제1 및 제2의 내부전극은 각각 상기 커패시터 본체의 외표면에까지 인출되는 동시에 상기 제1 및 제2의 외부단자전극에 전기적으로 접속되는 제1 및 제2의 인출부를 가지며,
    상기 제3 및 제4의 내부전극은 각각 상기 커패시터 본체의 외표면에까지 인출되는 동시에 상기 제3 및 제4의 외부단자전극에 전기적으로 접속되는 제3 및 제4의 인출부를 가지며,
    상기 제3 및 제4의 인출부의 각각의 수는 상기 제1 및 제2의 인출부의 각각의 수보다 적고,
    상기 제1의 커패시터부의 공진 주파수는 상기 제2의 커패시터부의 공진 주파수보다 높고,
    상기 제2의 커패시터부에 포함되는 한 쌍의 상기 제3 및 제4의 내부전극과 그 사이의 상기 유전체층에 의해 부여되는 한 층당 등가 직렬 저항은 상기 제1의 커패시터부에 포함되는 한 쌍의 상기 제1 및 제2의 내부전극과 그 사이의 상기 유전체층에 의해 부여되는 한 층당 등가 직렬 저항보다 높게 되며, 또한,
    상기 제1의 커패시터부에 포함되는 모든 상기 제1 및 제2의 내부전극과 그들 각 사이의 상기 유전체층에 의해 부여되는 합성 등가 직렬 저항은 상기 제2의 커패시터부에 포함되는 모든 상기 제3 및 제4의 내부전극과 그들 각 사이의 상기 유전체층에 의해 부여되는 합성 등가 직렬 저항과 동등 또는 거의 동등한 것을 특징으로 하는 적층 커패시터.
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