JP3408517B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3408517B2 JP3408517B2 JP2000361849A JP2000361849A JP3408517B2 JP 3408517 B2 JP3408517 B2 JP 3408517B2 JP 2000361849 A JP2000361849 A JP 2000361849A JP 2000361849 A JP2000361849 A JP 2000361849A JP 3408517 B2 JP3408517 B2 JP 3408517B2
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｂｉ−ＣＭＯＳが
搭載された半導体装置の製造方法に関し、特に、Ｂｉ−
ＣＭＯＳのうち、ラテラルｐｎｐトランジスタ（以下、
ＬｐｎｐＴｒと略称する）の特性を向上させるための製
造方法に関する。
搭載された半導体装置の製造方法に関し、特に、Ｂｉ−
ＣＭＯＳのうち、ラテラルｐｎｐトランジスタ（以下、
ＬｐｎｐＴｒと略称する）の特性を向上させるための製
造方法に関する。
【０００２】
【従来の技術】Ｂｉ−ＣＭＯＳが搭載された半導体装置
の製造方法には種々のものがあるが、その一例を図５〜
７の断面図を用いて説明する。
の製造方法には種々のものがあるが、その一例を図５〜
７の断面図を用いて説明する。
【０００３】まず、Ｂｉ−ＣＭＯＳ半導体装置を形成す
るための半導体基板３００は、以下の構成となってい
る。
るための半導体基板３００は、以下の構成となってい
る。
【０００４】ｐ型半導体基板２０１と、その表面に選択
的に形成されたｎ+型埋込層２０２、ｐ+型埋込層２０３
と、さらにその上に形成されたｎ型エピタキシャル層２
０４と、ｎ型エピタキシャル層２０４表面に形成された
絶縁分離酸化膜２０５、ｐ型ウェル２０６とにより構成
される。
的に形成されたｎ+型埋込層２０２、ｐ+型埋込層２０３
と、さらにその上に形成されたｎ型エピタキシャル層２
０４と、ｎ型エピタキシャル層２０４表面に形成された
絶縁分離酸化膜２０５、ｐ型ウェル２０６とにより構成
される。
【０００５】このようにして得られた半導体基板３００
の表面に約２０ｎｍの膜厚のゲート絶縁膜２０７を熱酸
化により形成し、その後、リン又は砒素がドープされた
ポリシリコンを成膜、パターニングしてゲート電極２０
８を形成し、さらに、ゲート電極２０８及びレジスト２
０９をマスクとして低ドーズ量のｎ型の不純物を半導体
基板３００の表面にイオン注入して、ｎチャネル型ＭＯ
Ｓトランジスタ領域（以下、ｎｃｈＭＯＳＴｒ領域と略
称する）３０３にＬＤＤ拡散層２１０を形成しする（図
５（ａ））。
の表面に約２０ｎｍの膜厚のゲート絶縁膜２０７を熱酸
化により形成し、その後、リン又は砒素がドープされた
ポリシリコンを成膜、パターニングしてゲート電極２０
８を形成し、さらに、ゲート電極２０８及びレジスト２
０９をマスクとして低ドーズ量のｎ型の不純物を半導体
基板３００の表面にイオン注入して、ｎチャネル型ＭＯ
Ｓトランジスタ領域（以下、ｎｃｈＭＯＳＴｒ領域と略
称する）３０３にＬＤＤ拡散層２１０を形成しする（図
５（ａ））。
【０００６】次に、約３０ｎｍの酸化膜又は窒化膜から
なる絶縁膜２１１をＣＶＤ法により半導体基板３００の
表面に成長させ、ゲート電極２０８を絶縁膜２１１でカ
バーした状態でアニールを行い、ＬＤＤ拡散層２１０の
不純物を活性化させる（図５（ｂ））。
なる絶縁膜２１１をＣＶＤ法により半導体基板３００の
表面に成長させ、ゲート電極２０８を絶縁膜２１１でカ
バーした状態でアニールを行い、ＬＤＤ拡散層２１０の
不純物を活性化させる（図５（ｂ））。
【０００７】次に、ｎｐｎトランジスタ領域（以下、ｎ
ｐｎＴｒ領域と略称する）３０１にレジスト２１２をマ
スクとしてベース拡散層２１３を形成するが、ｎｐｎＴ
ｒ領域３０１のベース拡散層２１３は、ＬｐｎｐＴｒ領
域３０２には形成されない（図５（ｃ））。
ｐｎＴｒ領域と略称する）３０１にレジスト２１２をマ
スクとしてベース拡散層２１３を形成するが、ｎｐｎＴ
ｒ領域３０１のベース拡散層２１３は、ＬｐｎｐＴｒ領
域３０２には形成されない（図５（ｃ））。
【０００８】次に、ゲート電極２０８の側壁にサイドウ
ォールを形成するために、ドライエッチングで絶縁膜２
１１をエッチングするが、このとき、ＬｐｎｐＴｒ領域
３０２のエミッタ及びコレクタとなる領域の絶縁膜がエ
ッチング除去され、かつ、ベースとなる領域上の絶縁膜
及びｎｐｎＴｒ領域３０１の絶縁膜がエッチングされな
いようにレジスト２１５を形成してドライエッチングを
実施し、ゲート電極２０８の側壁にサイドウォール２１
６を形成する（図６（ａ））。
ォールを形成するために、ドライエッチングで絶縁膜２
１１をエッチングするが、このとき、ＬｐｎｐＴｒ領域
３０２のエミッタ及びコレクタとなる領域の絶縁膜がエ
ッチング除去され、かつ、ベースとなる領域上の絶縁膜
及びｎｐｎＴｒ領域３０１の絶縁膜がエッチングされな
いようにレジスト２１５を形成してドライエッチングを
実施し、ゲート電極２０８の側壁にサイドウォール２１
６を形成する（図６（ａ））。
【０００９】次に、レジスト２１５を除去した後、イオ
ン注入のダメージを緩和する為に、約３０ｎｍの酸化膜
又は窒化膜からなる絶縁膜２１７をＣＶＤ法で成長し、
続いて、ＬｐｎｐＴｒ領域３０２にレジスト２１８をマ
スクとしてｐ型エミッタ拡散層２１９及びｐ型コレクタ
拡散層２２０をボロンまたはＢＦ2のイオン注入により
形成する（図６（ｂ））。このとき、ｐ型エミッタ拡散
層２１９とｐ型コレクタ拡散層２２０との間のｎ型エピ
タキシャル層２０４がこのＬｐｎｐＴｒのベース領域と
なる。
ン注入のダメージを緩和する為に、約３０ｎｍの酸化膜
又は窒化膜からなる絶縁膜２１７をＣＶＤ法で成長し、
続いて、ＬｐｎｐＴｒ領域３０２にレジスト２１８をマ
スクとしてｐ型エミッタ拡散層２１９及びｐ型コレクタ
拡散層２２０をボロンまたはＢＦ2のイオン注入により
形成する（図６（ｂ））。このとき、ｐ型エミッタ拡散
層２１９とｐ型コレクタ拡散層２２０との間のｎ型エピ
タキシャル層２０４がこのＬｐｎｐＴｒのベース領域と
なる。
【００１０】更に、ｐ型エミッタ拡散層２１９及びｐ型
コレクタ拡散層２２０を形成した後、絶縁膜２１７の上
に絶縁膜として、約１００ｎｍの膜厚の酸化膜又は窒化
膜からなる絶縁膜２２１と約５００ｎｍの膜厚のＢＰＳ
Ｇ膜２２２をそれぞれＣＶＤ法で形成し、その上に形成
される第１配線の下地膜とする（図６（ｃ））。
コレクタ拡散層２２０を形成した後、絶縁膜２１７の上
に絶縁膜として、約１００ｎｍの膜厚の酸化膜又は窒化
膜からなる絶縁膜２２１と約５００ｎｍの膜厚のＢＰＳ
Ｇ膜２２２をそれぞれＣＶＤ法で形成し、その上に形成
される第１配線の下地膜とする（図６（ｃ））。
【００１１】
【発明が解決しようとする課題】以上のようにして形成
されたＢｉ−ＣＭＯＳ半導体装置のＬｐｎｐＴｒのリー
ク特性及びｈｆｅ特性を図４に示す。このときのＬｐｎ
ｐＴｒの形状は、ｎ型エピタキシャル層の不純物濃度が
３．０×１０15〜７．０×１０15／ｃｍ3で、エミッタ
−コレクタ間隔（ベース幅）が２．５μｍで、エミッタ
−コレクタ対向幅が３．６μｍである。
されたＢｉ−ＣＭＯＳ半導体装置のＬｐｎｐＴｒのリー
ク特性及びｈｆｅ特性を図４に示す。このときのＬｐｎ
ｐＴｒの形状は、ｎ型エピタキシャル層の不純物濃度が
３．０×１０15〜７．０×１０15／ｃｍ3で、エミッタ
−コレクタ間隔（ベース幅）が２．５μｍで、エミッタ
−コレクタ対向幅が３．６μｍである。
【００１２】この製造方法によるＬｐｎｐＴｒでは、Ｌ
ｐｎｐＴｒ領域３０２のベース上は、絶縁膜２１７の下
に、ｎｐｎＴｒ領域３０１のベース拡散層２１３を形成
する際のイオン注入に晒されたゲート絶縁膜２０７と絶
縁膜２１１とが存在する膜構造になっていた。
ｐｎｐＴｒ領域３０２のベース上は、絶縁膜２１７の下
に、ｎｐｎＴｒ領域３０１のベース拡散層２１３を形成
する際のイオン注入に晒されたゲート絶縁膜２０７と絶
縁膜２１１とが存在する膜構造になっていた。
【００１３】上記の構造を取った場合、ゲート絶縁膜２
０７及び絶縁膜２１１との膜中、さらには、ゲート絶縁
膜２０７と絶縁膜２１１との膜界面に存在するマイナス
電荷により、ＬｐｎｐＴｒのベース領域となる不純物濃
度の低いｎ型エピタキシャル層２０４の表面がｐ型に反
転する、或いは、ｐ型に反転しないまでもｎ型の特性が
弱まり、図４に示されるように、ＬｐｎｐＴｒのエミッ
タ−コレクタ間のリーク電流が増大したり、ｈｆｅが大
きく変動するなどの特性異常が発生した。
０７及び絶縁膜２１１との膜中、さらには、ゲート絶縁
膜２０７と絶縁膜２１１との膜界面に存在するマイナス
電荷により、ＬｐｎｐＴｒのベース領域となる不純物濃
度の低いｎ型エピタキシャル層２０４の表面がｐ型に反
転する、或いは、ｐ型に反転しないまでもｎ型の特性が
弱まり、図４に示されるように、ＬｐｎｐＴｒのエミッ
タ−コレクタ間のリーク電流が増大したり、ｈｆｅが大
きく変動するなどの特性異常が発生した。
【００１４】本発明の他の目的は、ＬｐｎｐＴｒが良好
なリーク特性及びｈｆｅ特性を示すＢｉ−ＣＭＯＳを搭
載した半導体装置の製造方法を提供することにある。
なリーク特性及びｈｆｅ特性を示すＢｉ−ＣＭＯＳを搭
載した半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜の上にゲート電極を形成する工
程と、前記ゲート電極をマスクとしてＭＯＳ型トランジ
スタ形成予定領域の半導体基板に低不純物濃度拡散層を
形成する工程と、前記ゲート電極を覆って前記ゲート絶
縁膜の上に第１絶縁膜を堆積させる工程と、前記半導体
領域の縦型バイポーラトランジスタ形成予定領域に縦型
バイポーラトランジスタのベースを形成する工程と、前
記ゲート電極の側壁にサイドウォールを形成する工程
と、前記半導体領域の横型バイポーラトランジスタ形成
予定領域に横型バイポーラトランジスタのエミッタ及び
コレクタを形成する工程と、を有する半導体装置の製造
方法であって、前記横型バイポーラトランジスタのエミ
ッタ及びコレクタを形成する工程が、前記縦型及び横型
バイポーラトランジスタ形成予定領域の半導体基板上の
ゲート絶縁膜及びその上の第１絶縁膜を除去し、その
後、前記縦型及び横型バイポーラトランジスタ形成予定
領域の半導体基板上に第２絶縁膜を堆積させ、前記横型
バイポーラトランジスタ形成予定領域の所定領域に不純
物を導入することにより行われる、という構成を基本構
成としている。本発明の基本構成の半導体装置の製造方
法は、以下のような種々の適用形態を有している。
造方法は、半導体基板の上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜の上にゲート電極を形成する工
程と、前記ゲート電極をマスクとしてＭＯＳ型トランジ
スタ形成予定領域の半導体基板に低不純物濃度拡散層を
形成する工程と、前記ゲート電極を覆って前記ゲート絶
縁膜の上に第１絶縁膜を堆積させる工程と、前記半導体
領域の縦型バイポーラトランジスタ形成予定領域に縦型
バイポーラトランジスタのベースを形成する工程と、前
記ゲート電極の側壁にサイドウォールを形成する工程
と、前記半導体領域の横型バイポーラトランジスタ形成
予定領域に横型バイポーラトランジスタのエミッタ及び
コレクタを形成する工程と、を有する半導体装置の製造
方法であって、前記横型バイポーラトランジスタのエミ
ッタ及びコレクタを形成する工程が、前記縦型及び横型
バイポーラトランジスタ形成予定領域の半導体基板上の
ゲート絶縁膜及びその上の第１絶縁膜を除去し、その
後、前記縦型及び横型バイポーラトランジスタ形成予定
領域の半導体基板上に第２絶縁膜を堆積させ、前記横型
バイポーラトランジスタ形成予定領域の所定領域に不純
物を導入することにより行われる、という構成を基本構
成としている。本発明の基本構成の半導体装置の製造方
法は、以下のような種々の適用形態を有している。
【００１６】まず、前記サイドウォールは、前記縦型バ
イポーラトランジスタのベースを形成する工程の後、前
記縦型及び横型バイポーラトランジスタ形成予定領域の
半導体基板上のゲート絶縁膜及びその上の第１絶縁膜を
除去し、その後、前記縦型及び横型バイポーラトランジ
スタ形成予定領域の半導体基板上に第２絶縁膜を堆積さ
せる工程において、前記ゲート絶縁膜及びその上の第１
絶縁膜を除去すると同時に前記ゲート電極を覆う第１絶
縁膜を除去し、その後、前記第２絶縁膜を堆積させると
同時に前記ゲート電極を前記第２絶縁膜で覆い、その
後、前記ゲート電極を覆う第２絶縁膜を異方性エッチン
グすることにより形成される。
イポーラトランジスタのベースを形成する工程の後、前
記縦型及び横型バイポーラトランジスタ形成予定領域の
半導体基板上のゲート絶縁膜及びその上の第１絶縁膜を
除去し、その後、前記縦型及び横型バイポーラトランジ
スタ形成予定領域の半導体基板上に第２絶縁膜を堆積さ
せる工程において、前記ゲート絶縁膜及びその上の第１
絶縁膜を除去すると同時に前記ゲート電極を覆う第１絶
縁膜を除去し、その後、前記第２絶縁膜を堆積させると
同時に前記ゲート電極を前記第２絶縁膜で覆い、その
後、前記ゲート電極を覆う第２絶縁膜を異方性エッチン
グすることにより形成される。
【００１７】次に、前記横型バイポーラトランジスタ形
成予定領域の所定領域への不純物の導入が、前記横型バ
イポーラトランジスタ形成予定領域の所定領域上の第２
絶縁膜を除去した後、前記半導体基板の表面を第３絶縁
膜で覆い、前記第３絶縁膜を通して前記不純物を導入す
ることにより行われる。
成予定領域の所定領域への不純物の導入が、前記横型バ
イポーラトランジスタ形成予定領域の所定領域上の第２
絶縁膜を除去した後、前記半導体基板の表面を第３絶縁
膜で覆い、前記第３絶縁膜を通して前記不純物を導入す
ることにより行われる。
【００１８】次に、前記第１絶縁膜を堆積させる工程
と、前記縦型バイポーラトランジスタのベースを形成す
る工程との間に、前記低不純物濃度拡散層を活性化させ
るアニール工程を有する。
と、前記縦型バイポーラトランジスタのベースを形成す
る工程との間に、前記低不純物濃度拡散層を活性化させ
るアニール工程を有する。
【００１９】次に、前記半導体基板が逆導電型であると
き、前記低不純物濃度拡散層は一導電型、前記ベース、
前記エミッタ及び前記コレクタは逆導電型である。
き、前記低不純物濃度拡散層は一導電型、前記ベース、
前記エミッタ及び前記コレクタは逆導電型である。
【００２０】最後に、前記ゲート絶縁膜、前記第１、第
２及び第３絶縁膜が、いずれも酸化膜である。
２及び第３絶縁膜が、いずれも酸化膜である。
【００２１】
【発明の実施の形態】本発明の特徴は、ＬＤＤ構造のＭ
ＯＳトランジスタを有するＢｉ−ＣＭＯＳプロセスにお
いて、ゲート電極およびＬＤＤ拡散層を形成し、更に、
ＮＰＮトランジスタのベース拡散層を形成した後に、サ
イドウォール絶縁膜をウェーハ表面に成長させる一連の
工程の中に、サイドウォール絶縁膜成長前にウェーハ表
面の絶縁膜を除去する工程を追加することにより、同一
基板内に作成する横型ＰＮＰトランジスタのエミッタ・
コレクタ間のリーク電流を減少させ、安定した特性を得
られることにある。本発明の実施形態について、図１〜
３を用いて説明する。図１〜３は、ＬＤＤ構造ＭＯＳト
ランジスタを有するＢｉ−ＣＭＯＳ半導体装置の製造フ
ローを示す断面図であり、本発明の主眼である横型ＰＮ
Ｐトランジスタのエミッタ及びコレクタを形成するまで
の製造工程について示している。
ＯＳトランジスタを有するＢｉ−ＣＭＯＳプロセスにお
いて、ゲート電極およびＬＤＤ拡散層を形成し、更に、
ＮＰＮトランジスタのベース拡散層を形成した後に、サ
イドウォール絶縁膜をウェーハ表面に成長させる一連の
工程の中に、サイドウォール絶縁膜成長前にウェーハ表
面の絶縁膜を除去する工程を追加することにより、同一
基板内に作成する横型ＰＮＰトランジスタのエミッタ・
コレクタ間のリーク電流を減少させ、安定した特性を得
られることにある。本発明の実施形態について、図１〜
３を用いて説明する。図１〜３は、ＬＤＤ構造ＭＯＳト
ランジスタを有するＢｉ−ＣＭＯＳ半導体装置の製造フ
ローを示す断面図であり、本発明の主眼である横型ＰＮ
Ｐトランジスタのエミッタ及びコレクタを形成するまで
の製造工程について示している。
【００２２】まず、Ｂｉ−ＣＭＯＳ半導体装置を形成す
るための半導体基板１００を準備する。この半導体基板
は以下のようにして得られる。
るための半導体基板１００を準備する。この半導体基板
は以下のようにして得られる。
【００２３】まず、ｐ型半導体基板１の表面に砒素及び
ボロンを選択的に導入して、それぞれｎ+型拡散層及び
ｐ+型拡散層を形成し、さらに、ｎ+型拡散層及びｐ+型
拡散層が形成されたｐ型半導体基板１の表面にｎ型エピ
タキシャル層４を成長させると、バイポーラトランジス
タ（以下、ＢｉｐＴｒと略称する）領域のｐ型半導体基
板１とｎ型エピタキシャル層４との界面には、ｎ+型埋
込層２及びｐ+型埋込層３が形成され、ＣＭＯＳトラン
ジスタ（以下、ＣＭＯＳＴｒと略称する）領域のｐ型半
導体基板１とｎ型エピタキシャル層４との界面には、ｐ
+型埋込層３が形成される。続いて、ｎ型エピタキシャ
ル層４表面に絶縁分離酸化膜５を形成し、さらに選択的
にｐ型不純物を導入してｐ型拡散層を形成し、その後、
ｐ型拡散層がｐ+型埋込層３と連結し、かつ、ｎ+型埋込
層２の表面とは離れて形成されるようにｐ型拡散層を拡
散させてｐ型ウェル６とする。このｐ型ウェル６はｐ+
型埋込層３と連結することにより、ＢｉｐＴｒ領域にお
いては、ｎｐｎＴｒ領域１０１とＬｐｎｐＴｒ領域１０
２とを分離する絶縁分離領域を、ＣＭＯＳＴｒ領域にお
いては、ｎｃｈＭＯＳＴｒ領域１０３のバックゲート領
域をそれぞれ構成する（ＣＭＯＳＴｒ領域のｐｃｈＭＯ
ＳＴｒは、ｎｃｈＭＯＳＴｒ領域１０３のｐ型ウェル６
が無い構成となるが、ここでは簡単のため図示を省略し
ている）。
ボロンを選択的に導入して、それぞれｎ+型拡散層及び
ｐ+型拡散層を形成し、さらに、ｎ+型拡散層及びｐ+型
拡散層が形成されたｐ型半導体基板１の表面にｎ型エピ
タキシャル層４を成長させると、バイポーラトランジス
タ（以下、ＢｉｐＴｒと略称する）領域のｐ型半導体基
板１とｎ型エピタキシャル層４との界面には、ｎ+型埋
込層２及びｐ+型埋込層３が形成され、ＣＭＯＳトラン
ジスタ（以下、ＣＭＯＳＴｒと略称する）領域のｐ型半
導体基板１とｎ型エピタキシャル層４との界面には、ｐ
+型埋込層３が形成される。続いて、ｎ型エピタキシャ
ル層４表面に絶縁分離酸化膜５を形成し、さらに選択的
にｐ型不純物を導入してｐ型拡散層を形成し、その後、
ｐ型拡散層がｐ+型埋込層３と連結し、かつ、ｎ+型埋込
層２の表面とは離れて形成されるようにｐ型拡散層を拡
散させてｐ型ウェル６とする。このｐ型ウェル６はｐ+
型埋込層３と連結することにより、ＢｉｐＴｒ領域にお
いては、ｎｐｎＴｒ領域１０１とＬｐｎｐＴｒ領域１０
２とを分離する絶縁分離領域を、ＣＭＯＳＴｒ領域にお
いては、ｎｃｈＭＯＳＴｒ領域１０３のバックゲート領
域をそれぞれ構成する（ＣＭＯＳＴｒ領域のｐｃｈＭＯ
ＳＴｒは、ｎｃｈＭＯＳＴｒ領域１０３のｐ型ウェル６
が無い構成となるが、ここでは簡単のため図示を省略し
ている）。
【００２４】このようにして得られた半導体基板１００
の表面に約２０ｎｍの膜厚の酸化膜又は酸窒化膜からな
るゲート絶縁膜７を熱酸化により形成し、その後、リン
又は砒素がドープされたポリシリコンを成膜、パターニ
ングしてゲート電極８を形成し、さらに、ゲート電極８
及びレジスト９をマスクとして低ドーズ量のｎ型の不純
物を半導体基板１００の表面にイオン注入して、ｎｃｈ
ＭＯＳＴｒ領域１０３にＬＤＤ拡散層１０を形成しする
（図１（ａ））。
の表面に約２０ｎｍの膜厚の酸化膜又は酸窒化膜からな
るゲート絶縁膜７を熱酸化により形成し、その後、リン
又は砒素がドープされたポリシリコンを成膜、パターニ
ングしてゲート電極８を形成し、さらに、ゲート電極８
及びレジスト９をマスクとして低ドーズ量のｎ型の不純
物を半導体基板１００の表面にイオン注入して、ｎｃｈ
ＭＯＳＴｒ領域１０３にＬＤＤ拡散層１０を形成しする
（図１（ａ））。
【００２５】次に、約３０ｎｍの酸化膜又は窒化膜から
なる絶縁膜１１をＣＶＤ法により半導体基板１００の表
面に成長させ、ゲート電極８を絶縁膜１１でカバーした
状態でアニールを行い、ＬＤＤ拡散層１０の不純物を活
性化させる（図１（ｂ））。
なる絶縁膜１１をＣＶＤ法により半導体基板１００の表
面に成長させ、ゲート電極８を絶縁膜１１でカバーした
状態でアニールを行い、ＬＤＤ拡散層１０の不純物を活
性化させる（図１（ｂ））。
【００２６】次に、ｎｐｎＴｒ領域１０１にレジスト１
２をマスクとしてベース拡散層１３を形成するが、ｎｐ
ｎＴｒ領域１０１のベース拡散層１３は、ＬｐｎｐＴｒ
領域１０２には形成されない（図１（ｃ））。
２をマスクとしてベース拡散層１３を形成するが、ｎｐ
ｎＴｒ領域１０１のベース拡散層１３は、ＬｐｎｐＴｒ
領域１０２には形成されない（図１（ｃ））。
【００２７】次に、サイドウォール絶縁膜を成長する前
に、半導体基板１００の表面の絶縁分離酸化膜５以外の
絶縁膜、即ち、ゲート絶縁膜７及び絶縁膜１１を除去す
る（図２（ａ））。
に、半導体基板１００の表面の絶縁分離酸化膜５以外の
絶縁膜、即ち、ゲート絶縁膜７及び絶縁膜１１を除去す
る（図２（ａ））。
【００２８】その後、約２００ｎｍの酸化膜又は窒化膜
からなるサイドウォール絶縁膜１４をＣＶＤ法で成長す
る（図２（ｂ））。
からなるサイドウォール絶縁膜１４をＣＶＤ法で成長す
る（図２（ｂ））。
【００２９】次に、ゲート電極８の側壁にサイドウォー
ルを形成するために、ドライエッチングでサイドウォー
ル絶縁膜１４をエッチングするが、この時、ＬｐｎｐＴ
ｒ領域１０２のエミッタ及びコレクタとなる領域の絶縁
膜がエッチング除去され、かつ、ベースとなる領域上の
絶縁膜及びｎｐｎＴｒ領域３０１の絶縁膜がエッチング
されないようにレジスト１５を形成してドライエッチン
グを実施し、ゲート電極８の側壁にサイドウォール１６
を形成する（図２（ｃ））。
ルを形成するために、ドライエッチングでサイドウォー
ル絶縁膜１４をエッチングするが、この時、ＬｐｎｐＴ
ｒ領域１０２のエミッタ及びコレクタとなる領域の絶縁
膜がエッチング除去され、かつ、ベースとなる領域上の
絶縁膜及びｎｐｎＴｒ領域３０１の絶縁膜がエッチング
されないようにレジスト１５を形成してドライエッチン
グを実施し、ゲート電極８の側壁にサイドウォール１６
を形成する（図２（ｃ））。
【００３０】次に、レジスト１５を除去した後、イオン
注入のダメージを緩和する為に、約３０ｎｍの酸化膜又
は窒化膜からなる絶縁膜１７をＣＶＤ法で成長する（図
３（ａ））。
注入のダメージを緩和する為に、約３０ｎｍの酸化膜又
は窒化膜からなる絶縁膜１７をＣＶＤ法で成長する（図
３（ａ））。
【００３１】その後、ＬｐｎｐＴｒ領域１０２にレジス
ト１８をマスクとしてｐ型エミッタ拡散層１９及びｐ型
コレクタ拡散層２０をボロンまたはＢＦ2のイオン注入
により形成する（図３（ｂ））。このとき、ｐ型エミッ
タ拡散層１９とｐ型コレクタ拡散層２０との間のｎ型エ
ピタキシャル層４がこのＬｐｎｐＴｒのベース領域とな
る。
ト１８をマスクとしてｐ型エミッタ拡散層１９及びｐ型
コレクタ拡散層２０をボロンまたはＢＦ2のイオン注入
により形成する（図３（ｂ））。このとき、ｐ型エミッ
タ拡散層１９とｐ型コレクタ拡散層２０との間のｎ型エ
ピタキシャル層４がこのＬｐｎｐＴｒのベース領域とな
る。
【００３２】更に、ｐ型エミッタ拡散層１９及びｐ型コ
レクタ拡散層２０を形成した後、絶縁膜１７の上に絶縁
膜として、約１００ｎｍの膜厚の酸化膜又は窒化膜から
なる絶縁膜２１と約５００ｎｍの膜厚のＢＰＳＧ膜２２
をそれぞれＣＶＤ法で形成し、その上に形成される第１
配線の下地膜とする（図３（ｃ））。
レクタ拡散層２０を形成した後、絶縁膜１７の上に絶縁
膜として、約１００ｎｍの膜厚の酸化膜又は窒化膜から
なる絶縁膜２１と約５００ｎｍの膜厚のＢＰＳＧ膜２２
をそれぞれＣＶＤ法で形成し、その上に形成される第１
配線の下地膜とする（図３（ｃ））。
【００３３】以上に記載した本発明の半導体装置の製造
方法においては、ゲート絶縁膜及びその上に形成される
絶縁膜は、いずれも酸化膜（ＢＰＳＧ膜を含む）である
場合が最も実用的な適用例として考えられる。
方法においては、ゲート絶縁膜及びその上に形成される
絶縁膜は、いずれも酸化膜（ＢＰＳＧ膜を含む）である
場合が最も実用的な適用例として考えられる。
【００３４】以上のようにして形成されたＢｉ−ＣＭＯ
Ｓ半導体装置のＬｐｎｐＴｒのリーク特性及びｈｆｅ特
性を図４に示す。このときのＬｐｎｐＴｒの形状は、ｎ
型エピタキシャル層の不純物濃度が３．０×１０15〜
７．０×１０15／ｃｍ3で、エミッタ−コレクタ間隔
（ベース幅）が２．５μｍで、エミッタ−コレクタ対向
幅が３．６μｍである。
Ｓ半導体装置のＬｐｎｐＴｒのリーク特性及びｈｆｅ特
性を図４に示す。このときのＬｐｎｐＴｒの形状は、ｎ
型エピタキシャル層の不純物濃度が３．０×１０15〜
７．０×１０15／ｃｍ3で、エミッタ−コレクタ間隔
（ベース幅）が２．５μｍで、エミッタ−コレクタ対向
幅が３．６μｍである。
【００３５】図４に示されるように、本発明では、サイ
ドウォール絶縁膜を成長する前にゲート絶縁膜とすぐそ
の上の絶縁膜をエッチングする工程を設けたことによ
り、ＬｐｎｐＴｒのベース表面の膜に蓄積された電荷を
なくすことができ、ＬｐｎｐＴｒのベース表面に新規に
絶縁膜を形成することにより、ＬｐｎｐＴｒのエミッタ
−コレクタ間のリーク電流が低減し、ｈｆｅも安定させ
ることができた。
ドウォール絶縁膜を成長する前にゲート絶縁膜とすぐそ
の上の絶縁膜をエッチングする工程を設けたことによ
り、ＬｐｎｐＴｒのベース表面の膜に蓄積された電荷を
なくすことができ、ＬｐｎｐＴｒのベース表面に新規に
絶縁膜を形成することにより、ＬｐｎｐＴｒのエミッタ
−コレクタ間のリーク電流が低減し、ｈｆｅも安定させ
ることができた。
【００３６】
【発明の効果】以上に説明したように、従来のＢｉ−Ｃ
ＭＯＳを搭載した半導体装置の製造方法においては、ｎ
ｐｎＴｒのベース拡散層のイオン注入に晒された絶縁膜
をそのままＣＭＯＳＴｒのゲート電極のサイドウォール
絶縁膜として用い、かつ、ＬｐｎｐＴｒのベース表面の
保護膜として用いられていたのを、本発明のＢｉ−ＣＭ
ＯＳを搭載した半導体装置の製造方法では、ｎｐｎＴｒ
のベース拡散層のイオン注入に晒された絶縁膜（ゲート
絶縁膜を含む）を一端除去し、新たに絶縁膜を成膜し
て、その絶縁膜をゲート電極のサイドウォール絶縁膜及
びＬｐｎｐＴｒのベース表面の保護膜とすることによ
り、ＬｐｎｐＴｒのエミッタ−コレクタ間のリーク電流
を従来よりも低減でき、かつ、ｈｆｅの対コレクタ電流
依存性を安定させることができた。
ＭＯＳを搭載した半導体装置の製造方法においては、ｎ
ｐｎＴｒのベース拡散層のイオン注入に晒された絶縁膜
をそのままＣＭＯＳＴｒのゲート電極のサイドウォール
絶縁膜として用い、かつ、ＬｐｎｐＴｒのベース表面の
保護膜として用いられていたのを、本発明のＢｉ−ＣＭ
ＯＳを搭載した半導体装置の製造方法では、ｎｐｎＴｒ
のベース拡散層のイオン注入に晒された絶縁膜（ゲート
絶縁膜を含む）を一端除去し、新たに絶縁膜を成膜し
て、その絶縁膜をゲート電極のサイドウォール絶縁膜及
びＬｐｎｐＴｒのベース表面の保護膜とすることによ
り、ＬｐｎｐＴｒのエミッタ−コレクタ間のリーク電流
を従来よりも低減でき、かつ、ｈｆｅの対コレクタ電流
依存性を安定させることができた。
【図１】本発明の実施形態の半導体装置の製造方法を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】本発明及び従来の製造方法によるラテラルｐｎ
ｐトランジスタの特性を示すグラフである。
ｐトランジスタの特性を示すグラフである。
【図５】従来の半導体装置の製造方法を製造工程順に示
す断面図である。
す断面図である。
【図６】図５に続く製造工程を示す断面図である。
１、２０１ ｐ型半導体基板
２、２０２ ｎ+型埋込層
３、２０３ ｐ+型埋込層
４、２０４ ｎ型エピタキシャル層
５、２０５ 絶縁分離酸化膜
６、２０６ ｐ型ウェル
７、２０７ ゲート絶縁膜
８、２０８ ゲート電極
９、１２、１５、１８、２０９、２１２、２１５ レ
ジスト １０、２１０ ＬＤＤ拡散層 １１、１４、１７、２１、２１１、２１７、２２１
絶縁膜 １６、２１６ サイドウォール ２２、２２２ ＢＰＳＧ膜 １００、３００ 半導体基板 １０１、３０１ ｎｐｎトランジスタ領域 １０２、３０２ Ｌｐｎｐトランジスタ領域 １０３、３０３ ｎｃｈＭＯＳトランジスタ領域
ジスト １０、２１０ ＬＤＤ拡散層 １１、１４、１７、２１、２１１、２１７、２２１
絶縁膜 １６、２１６ サイドウォール ２２、２２２ ＢＰＳＧ膜 １００、３００ 半導体基板 １０１、３０１ ｎｐｎトランジスタ領域 １０２、３０２ Ｌｐｎｐトランジスタ領域 １０３、３０３ ｎｃｈＭＯＳトランジスタ領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8248 - 21/8249
H01L 27/06
H01L 21/8222 - 21/8224
Claims (6)
- 【請求項１】 半導体基板の上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の上にゲート電極を形成す
る工程と、前記ゲート電極をマスクとしてＭＯＳ型トラ
ンジスタ形成予定領域の半導体基板に低不純物濃度拡散
層を形成する工程と、前記ゲート電極を覆って前記ゲー
ト絶縁膜の上に第１絶縁膜を堆積させる工程と、前記半
導体領域の縦型バイポーラトランジスタ形成予定領域に
縦型バイポーラトランジスタのベースを形成する工程
と、前記ゲート電極の側壁にサイドウォールを形成する
工程と、前記半導体領域の横型バイポーラトランジスタ
形成予定領域に横型バイポーラトランジスタのエミッタ
及びコレクタを形成する工程と、を有する半導体装置の
製造方法であって、前記横型バイポーラトランジスタの
エミッタ及びコレクタを形成する工程が、前記縦型及び
横型バイポーラトランジスタ形成予定領域の半導体基板
上のゲート絶縁膜及びその上の第１絶縁膜を除去し、そ
の後、前記縦型及び横型バイポーラトランジスタ形成予
定領域の半導体基板上に第２絶縁膜を堆積させ、前記横
型バイポーラトランジスタ形成予定領域の所定領域に不
純物を導入することにより行われることを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記サイドウォールは、前記縦型バイポ
ーラトランジスタのベースを形成する工程の後、前記縦
型及び横型バイポーラトランジスタ形成予定領域の半導
体基板上のゲート絶縁膜及びその上の第１絶縁膜を除去
し、その後、前記縦型及び横型バイポーラトランジスタ
形成予定領域の半導体基板上に第２絶縁膜を堆積させる
工程において、前記ゲート絶縁膜及びその上の第１絶縁
膜を除去すると同時に前記ゲート電極を覆う第１絶縁膜
を除去し、その後、前記第２絶縁膜を堆積させると同時
に前記ゲート電極を前記第２絶縁膜で覆い、その後、前
記ゲート電極を覆う第２絶縁膜を異方性エッチングする
ことにより形成される請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記横型バイポーラトランジスタ形成予
定領域の所定領域への不純物の導入が、前記横型バイポ
ーラトランジスタ形成予定領域のうち、横型バイポーラ
トランジスタのエミッタ及びコレクタ形成予定領域上の
第２絶縁膜を除去した後、前記半導体基板の表面を第３
絶縁膜で覆い、前記第３絶縁膜を通して前記不純物を導
入することにより行われる請求項１又は２記載の半導体
装置の製造方法。 - 【請求項４】 前記第１絶縁膜を堆積させる工程と、前
記縦型バイポーラトランジスタのベースを形成する工程
との間に、前記低不純物濃度拡散層を活性化させるアニ
ール工程を有する請求項１、２又は３記載の半導体装置
の製造方法。 - 【請求項５】 前記半導体基板が逆導電型であるとき、
前記低不純物濃度拡散層は一導電型、前記ベース、前記
エミッタ及び前記コレクタは逆導電型である請求項１乃
至４のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート絶縁膜、前記第１、第２及び
第３絶縁膜が、いずれも酸化膜である請求項１乃至５の
いずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361849A JP3408517B2 (ja) | 2000-11-28 | 2000-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361849A JP3408517B2 (ja) | 2000-11-28 | 2000-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164450A JP2002164450A (ja) | 2002-06-07 |
| JP3408517B2 true JP3408517B2 (ja) | 2003-05-19 |
Family
ID=18833222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000361849A Expired - Fee Related JP3408517B2 (ja) | 2000-11-28 | 2000-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408517B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4049182B2 (ja) | 2005-11-22 | 2008-02-20 | 株式会社村田製作所 | 積層コンデンサ |
-
2000
- 2000-11-28 JP JP2000361849A patent/JP3408517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002164450A (ja) | 2002-06-07 |
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