JPH01120858A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH01120858A JPH01120858A JP62278535A JP27853587A JPH01120858A JP H01120858 A JPH01120858 A JP H01120858A JP 62278535 A JP62278535 A JP 62278535A JP 27853587 A JP27853587 A JP 27853587A JP H01120858 A JPH01120858 A JP H01120858A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路装置、特に容量性負荷の構造に関す
るものである。
るものである。
第６図（ａ）は従来の集積回路装置を示す平面図であり
、同図（ｂ）は同図（ａ）のＺ−７線断面図である。両
図において、１は基板であり、この基板１上に第１電極
層２が積層して形成され、これら基板１および第１電極
層２上に第１絶縁層３が形成される。第１絶縁層３には
ピアホール４が形成されて、第１金属配線層５がピアホ
ール４を介して第１電極［１２と電気的に接続される。
、同図（ｂ）は同図（ａ）のＺ−７線断面図である。両
図において、１は基板であり、この基板１上に第１電極
層２が積層して形成され、これら基板１および第１電極
層２上に第１絶縁層３が形成される。第１絶縁層３には
ピアホール４が形成されて、第１金属配線層５がピアホ
ール４を介して第１電極［１２と電気的に接続される。
また、第１絶縁１１３上には第１′ＩＲ極層２と位置的
に対応するようにして第２１Ｒ極［１６が形成され、こ
れら第１金属配線１１５．第１絶縁層３および第２電極
層６上に保！！Ｉ！１７が形成される。
に対応するようにして第２１Ｒ極［１６が形成され、こ
れら第１金属配線１１５．第１絶縁層３および第２電極
層６上に保！！Ｉ！１７が形成される。
（発明が解決しようとする問題点）
以上のように構成された集積回路装置は、第１および第
２電極層２．６との重ね合された部分で容量が構成され
、第１金属配線Ｆｍ５および第２電極層６が周辺回路（
図示省略）と電気的に接続される。この第１および第２
電極層２．６および第１絶縁層３により構成された容量
の単位面積当たりの容量値Ｃは次式により表わされる。
２電極層２．６との重ね合された部分で容量が構成され
、第１金属配線Ｆｍ５および第２電極層６が周辺回路（
図示省略）と電気的に接続される。この第１および第２
電極層２．６および第１絶縁層３により構成された容量
の単位面積当たりの容量値Ｃは次式により表わされる。
ε、・εＯ
Ｃ−□ ・・・（１）
但し、εｏ−８，８５４ｘ１０ Ｆ／ｍここで、ε
、は第１絶縁層３の比誘電率であり、ｄはその厚みであ
る。例えば、第１絶縁層３の材質が５ｉ０２の場合は比
誘電率ε、が３．９であるので厚みｄが２０００人とす
ると、単位面積当たりの容量値Ｃは上記（１）式より約
１．７ｘ１０−４ｐＦ／μＴｒＬ２である。したがって
、上記のような条件で一般的な演算増幅器の位相補償に
用いる容量として１００ｐＦの容量が必要な場合には、
第１および第２電極層２．６の重ね合せの面積は５゜８
８×１０５μｍ２となり、第１および第２電極層２．６
がともに正方形であるとすると、第１および第２電極層
２．６の一辺の長さはそれぞれ７６７μｍと大きなもの
になる。このように、従来の集積回路装置では、大きな
容量を得ようとすると第１および第２Ｎ極層２，６の面
積が相当に大きなものとなり、集積回路装置のチップ面
積が大きくなってしまうという問題があった。
、は第１絶縁層３の比誘電率であり、ｄはその厚みであ
る。例えば、第１絶縁層３の材質が５ｉ０２の場合は比
誘電率ε、が３．９であるので厚みｄが２０００人とす
ると、単位面積当たりの容量値Ｃは上記（１）式より約
１．７ｘ１０−４ｐＦ／μＴｒＬ２である。したがって
、上記のような条件で一般的な演算増幅器の位相補償に
用いる容量として１００ｐＦの容量が必要な場合には、
第１および第２電極層２．６の重ね合せの面積は５゜８
８×１０５μｍ２となり、第１および第２電極層２．６
がともに正方形であるとすると、第１および第２電極層
２．６の一辺の長さはそれぞれ７６７μｍと大きなもの
になる。このように、従来の集積回路装置では、大きな
容量を得ようとすると第１および第２Ｎ極層２，６の面
積が相当に大きなものとなり、集積回路装置のチップ面
積が大きくなってしまうという問題があった。
この発明は上記のような問題点を解消するためになされ
たものであり、小さな面積で大きな容量が得られる集積
回路装置を提供することを目的とする。
たものであり、小さな面積で大きな容量が得られる集積
回路装置を提供することを目的とする。
（問題点を解決するための手段）
この発明に係る集積回路装置は、少なくとも３層以上の
電極層が複数の層間絶縁層を介して積層された集積回路
装置において、前記電極層のうち奇数番目の前記電極層
を相互に電気的に接続するとともに、前記電極層のうち
偶数番目の前記電極層を相互に電気的に接続している。
電極層が複数の層間絶縁層を介して積層された集積回路
装置において、前記電極層のうち奇数番目の前記電極層
を相互に電気的に接続するとともに、前記電極層のうち
偶数番目の前記電極層を相互に電気的に接続している。
この発明における集積回路装置は、０層（ｎ≧３）の電
極層が複数の層間絶縁層を介して積層され、前記電極層
のうち奇数番目の前記電極層を相互に電気的に接続する
とともに、前記電極層のうち偶数番目の前記°電極層を
相互に電気的に接続することのより、同一平面上で（ｎ
−１）個の容量が形成され、全体の容量値は（ｎ−１）
個の容量の総和となる。
極層が複数の層間絶縁層を介して積層され、前記電極層
のうち奇数番目の前記電極層を相互に電気的に接続する
とともに、前記電極層のうち偶数番目の前記°電極層を
相互に電気的に接続することのより、同一平面上で（ｎ
−１）個の容量が形成され、全体の容量値は（ｎ−１）
個の容量の総和となる。
第１図（ａ）はこの発明の一実施例を示す平面図であり
、同図（ｂ）は同図（ａ）のｘ−Ｘ線断面図である。両
図において、１〜７は従来とすべて同一であり、第１金
属配線層５．第１絶縁層３および第２電極層６上に第２
絶縁層８が形成され、第２絶縁層８にピアホール９．１
０が形成される。第２絶縁層８上には第２電極層６と位
置的に対応させて第３電極層１１と第３接続層１２がそ
れぞれ形成され、第３１ｆｌｌ１１１はピアホール９を
介して第１金属配線層５と電気的に接続されるとζもに
、第３接続層１２はピアホール１０を介して第２電極層
６と電気的に接続される。これら第２絶縁１１１８．第
３電極層１１および第３接続層１２上に第３絶縁層１３
が形成され、第３絶縁層１３にピアホール１４．１５が
形成される。また、第３絶縁層１３上には第３電極層１
１と位置的に対応させて第４電極層１６と第４接続層１
７がそれぞれ形成され、第４電極層１６はピアホール１
４を介して第３接続層１２と電気的に接続されるととも
に、第４接続層１７はピアホール１５を介して第３電極
層１１と電気的に接続される。これにより、第４電極層
１６はピアホール１４．第３接続層１２およびピアホー
ル１０を介して第２電極層６と電気的に接続されること
となる。なお、第３絶縁層１３．第４Ｎ極層１６および
第４接続層１７上に保護膜７が形成される。
、同図（ｂ）は同図（ａ）のｘ−Ｘ線断面図である。両
図において、１〜７は従来とすべて同一であり、第１金
属配線層５．第１絶縁層３および第２電極層６上に第２
絶縁層８が形成され、第２絶縁層８にピアホール９．１
０が形成される。第２絶縁層８上には第２電極層６と位
置的に対応させて第３電極層１１と第３接続層１２がそ
れぞれ形成され、第３１ｆｌｌ１１１はピアホール９を
介して第１金属配線層５と電気的に接続されるとζもに
、第３接続層１２はピアホール１０を介して第２電極層
６と電気的に接続される。これら第２絶縁１１１８．第
３電極層１１および第３接続層１２上に第３絶縁層１３
が形成され、第３絶縁層１３にピアホール１４．１５が
形成される。また、第３絶縁層１３上には第３電極層１
１と位置的に対応させて第４電極層１６と第４接続層１
７がそれぞれ形成され、第４電極層１６はピアホール１
４を介して第３接続層１２と電気的に接続されるととも
に、第４接続層１７はピアホール１５を介して第３電極
層１１と電気的に接続される。これにより、第４電極層
１６はピアホール１４．第３接続層１２およびピアホー
ル１０を介して第２電極層６と電気的に接続されること
となる。なお、第３絶縁層１３．第４Ｎ極層１６および
第４接続層１７上に保護膜７が形成される。
次に第１図に示す集積回路装置の製造方法について簡単
に説明する。まず最初に、基板１上の所定の位置に第１
電極１１２を形成し、基板１および第１電極層２上に第
１絶縁層３を形成する。そして、第１電極層２の一方端
に対応して第１絶縁層３にピアホール４を形成する。さ
らに、第１絶縁層３上に第１金属配線層５を形成し、ピ
アホール４を介して第１電極ＷＪ２と電気的に接続する
とともに、同じく第１絶縁層３上に第１電極層２と位置
的に対応させて第２電極層６を形成する。なお、ここま
での製造方法は従来と同様である。そして、第１絶縁１
１３．第１金属配線層５および第２電極層６上に第２絶
縁層８を形成し、この第２絶縁層８にピアホール９．１
０をそれぞれ形成する。また、第２絶縁１１１８上に第
２電極層６と位置的に対応するようにして第３１！極層
１１を形成して、その第３電極層１１をピアホール９を
介し第１金属配線層５と電気的に接続させるとともに、
同じく第２絶縁８１８上に第３接続層１２を形成して、
その第３接続線１２をごアホール１０を介して第２電極
層６と電気的に接続させる。そして、第２絶縁１１８．
第３電極層１１および第３接続層１２上に第３絶縁Ｊｉ
ｌ１３を形成し、その第３絶縁層１３にピアホール１４
とピアホール１５を形成する。
に説明する。まず最初に、基板１上の所定の位置に第１
電極１１２を形成し、基板１および第１電極層２上に第
１絶縁層３を形成する。そして、第１電極層２の一方端
に対応して第１絶縁層３にピアホール４を形成する。さ
らに、第１絶縁層３上に第１金属配線層５を形成し、ピ
アホール４を介して第１電極ＷＪ２と電気的に接続する
とともに、同じく第１絶縁層３上に第１電極層２と位置
的に対応させて第２電極層６を形成する。なお、ここま
での製造方法は従来と同様である。そして、第１絶縁１
１３．第１金属配線層５および第２電極層６上に第２絶
縁層８を形成し、この第２絶縁層８にピアホール９．１
０をそれぞれ形成する。また、第２絶縁１１１８上に第
２電極層６と位置的に対応するようにして第３１！極層
１１を形成して、その第３電極層１１をピアホール９を
介し第１金属配線層５と電気的に接続させるとともに、
同じく第２絶縁８１８上に第３接続層１２を形成して、
その第３接続線１２をごアホール１０を介して第２電極
層６と電気的に接続させる。そして、第２絶縁１１８．
第３電極層１１および第３接続層１２上に第３絶縁Ｊｉ
ｌ１３を形成し、その第３絶縁層１３にピアホール１４
とピアホール１５を形成する。
また、第３絶縁層１３上には第３電極層１１と位置的に
対応するようにして第４電極層１６を形成して、その第
４電極層１６をピアホール１４を介して第３接続層１２
と電気的に接続させるとともに、同じく第３絶縁層１３
上に第４接続層１７を形成して、その第４接続層１７を
ピアホール１５を介して第３１極層１１と電気的に接続
される。
対応するようにして第４電極層１６を形成して、その第
４電極層１６をピアホール１４を介して第３接続層１２
と電気的に接続させるとともに、同じく第３絶縁層１３
上に第４接続層１７を形成して、その第４接続層１７を
ピアホール１５を介して第３１極層１１と電気的に接続
される。
最後に、第３絶縁層１３．第４電極層１６および第４接
続ＩＩ！１７上に保護膜７を形成する。
続ＩＩ！１７上に保護膜７を形成する。
ここで、第１金馬配線［１５と第２電極層６間の容量値
について考えてみると、この容量値は、第１および第２
１極層２，６と第１絶縁、１１３により構成される容量
の容量値と、第２および第３電極Ｊ１１６．１１と第２
絶縁層８により構成される容量の容量値と、第３および
第４電極層１１．１６と第３絶縁層１３により構成され
る容量の容量値との総和となり、従来例である第６図に
示す集積回路装置の容量値のほぼ３倍となる。このよう
にして、この集積回路装置では、小さな面積で大きな容
量を得ることができる。なお、上記実施例では電極層が
４層構造であるものを示し−だが、さらに電極層を増や
すことにより容量値をさらに増加することももちろん可
能である。
について考えてみると、この容量値は、第１および第２
１極層２，６と第１絶縁、１１３により構成される容量
の容量値と、第２および第３電極Ｊ１１６．１１と第２
絶縁層８により構成される容量の容量値と、第３および
第４電極層１１．１６と第３絶縁層１３により構成され
る容量の容量値との総和となり、従来例である第６図に
示す集積回路装置の容量値のほぼ３倍となる。このよう
にして、この集積回路装置では、小さな面積で大きな容
量を得ることができる。なお、上記実施例では電極層が
４層構造であるものを示し−だが、さらに電極層を増や
すことにより容量値をさらに増加することももちろん可
能である。
ところで、上記構造の集積回路装置を製造する場合には
、従来例である第６図に示す集積回路装置を製造する際
に用いるマスク以外に、ピアホール９．１０あるいはピ
アホール１４．１５を形成するためのマスクと、第３電
極層１１および第３接続層１２を形成するためのマスク
と、第４１極層１６および第４接続層１７を形成するた
めのマスクとが新たに必要となる。ただし、５層以上の
電極層を有する集積９回路装置を形成する際には、上記
のマスクを兼用することが可能であり、この発明を実施
するにあたり新たに必要となるマスクは最大３種類とな
る。
、従来例である第６図に示す集積回路装置を製造する際
に用いるマスク以外に、ピアホール９．１０あるいはピ
アホール１４．１５を形成するためのマスクと、第３電
極層１１および第３接続層１２を形成するためのマスク
と、第４１極層１６および第４接続層１７を形成するた
めのマスクとが新たに必要となる。ただし、５層以上の
電極層を有する集積９回路装置を形成する際には、上記
のマスクを兼用することが可能であり、この発明を実施
するにあたり新たに必要となるマスクは最大３種類とな
る。
そこで、ｌ！積回路装置を製造する際、新たにマスクを
用意する必要のない他の実施例についてつぎに説明する
。第２図はこの発明の他の実施例の集積回路装置の要部
断面図であり、第３図は第２図に示す集積回路装置を製
造する際に必要とするマスクを示す図である。第３図に
おいて、同図（ａ）に示す開口ａ１．ａ２．ａ３を有す
るマスクＡは、容量の第１．第３等の奇数番目の電極層
および接続層と、容！以外のデバイスであるトランジス
タのゲート領域を形成するための°マスクであり、同図
（ｂ）に示す開口ｂｌ、ｂ２．ｂ３を有するマスクＢは
、容量の第２．第４等の偶数番目の電極層および接続層
と、前２トランジスタのソースと他の回路（図示省略）
とを接続する金属配線層を形成するためのマスクである
。また、同図（Ｃ）に示す開口Ｃ１を有するマスクＣは
、容量を形成しようとする領域の絶縁層を薄く形成する
ためのマスクであり、同図（ｄ）に示す開口ｄ１を有す
るマスクＤは、ピアホールを形成するためのマスクであ
る。
用意する必要のない他の実施例についてつぎに説明する
。第２図はこの発明の他の実施例の集積回路装置の要部
断面図であり、第３図は第２図に示す集積回路装置を製
造する際に必要とするマスクを示す図である。第３図に
おいて、同図（ａ）に示す開口ａ１．ａ２．ａ３を有す
るマスクＡは、容量の第１．第３等の奇数番目の電極層
および接続層と、容！以外のデバイスであるトランジス
タのゲート領域を形成するための°マスクであり、同図
（ｂ）に示す開口ｂｌ、ｂ２．ｂ３を有するマスクＢは
、容量の第２．第４等の偶数番目の電極層および接続層
と、前２トランジスタのソースと他の回路（図示省略）
とを接続する金属配線層を形成するためのマスクである
。また、同図（Ｃ）に示す開口Ｃ１を有するマスクＣは
、容量を形成しようとする領域の絶縁層を薄く形成する
ためのマスクであり、同図（ｄ）に示す開口ｄ１を有す
るマスクＤは、ピアホールを形成するためのマスクであ
る。
次に、第３図に示すマスク（Ａ−Ｄ）を用いて第２図に
示す集積回路装置を製造する方法について説明する。ま
ず、第４図（ａ）に示すように、Ｐ型半導体基板（以下
「Ｐ型基板」という）４０１上にいわゆるＬ ＯＧ Ｏ
Ｓ （−Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｒＳｉ
Ｉ １ｃｏｎ）を形成し−さらに、ゲート酸化膜を形成
して酸化膜４０２を設ける。そして、酸化膜４０２上に
金属層を形成した後、第３図（ａ）に示したマスク八を
用いてフォトリソグラフィ（ポジレジストを使用）によ
りゲート領域４０３．第１１極層４０４および第１接続
ｌ！１４０５を形成する（第４図（ｂ））。さらに、同
図（Ｃ）に示すように、上方から適当なイオンを注入す
ることによりＰ型基板４０１の上層部にソース用Ｎ型拡
散領域（以下「ソース領域」という）４０６およびドレ
イン用Ｎ型拡散領域（以下「ドレイン領域」という）４
０７を形成する。また、同図（ｄ）に示すように、酸化
１１４０２．ソース領域４０６．ゲート領域４０３、ド
レイン領ｔｉ！４０７．第１接続１４０５および第１電
極層４０４上に第１絶縁層４０８を形成する。そして、
第３図（Ｃ）に示したマスクＣを用いてフォトリソグラ
フィ（ネガレジスト使用）により容量を形成しようとす
る領域に対応する第１絶縁層４０８をその表面から一定
の深さ分だけエツチングして除去する（第４図（ｅ））
。このように容量を形成しようとする領域に対応する第
１絶縁１１４０８の厚みを薄くするのは、（１）式から
分るように厚みｄを小さくすることにより単位面積あた
りの容量値を小さくするためである。なお、容量を形成
しようとしている領域以外においては、寄生容量を考慮
し絶縁層をある程度厚くする必要があるので絶縁層のエ
ツチング除去は行なわない。
示す集積回路装置を製造する方法について説明する。ま
ず、第４図（ａ）に示すように、Ｐ型半導体基板（以下
「Ｐ型基板」という）４０１上にいわゆるＬ ＯＧ Ｏ
Ｓ （−Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｒＳｉ
Ｉ １ｃｏｎ）を形成し−さらに、ゲート酸化膜を形成
して酸化膜４０２を設ける。そして、酸化膜４０２上に
金属層を形成した後、第３図（ａ）に示したマスク八を
用いてフォトリソグラフィ（ポジレジストを使用）によ
りゲート領域４０３．第１１極層４０４および第１接続
ｌ！１４０５を形成する（第４図（ｂ））。さらに、同
図（Ｃ）に示すように、上方から適当なイオンを注入す
ることによりＰ型基板４０１の上層部にソース用Ｎ型拡
散領域（以下「ソース領域」という）４０６およびドレ
イン用Ｎ型拡散領域（以下「ドレイン領域」という）４
０７を形成する。また、同図（ｄ）に示すように、酸化
１１４０２．ソース領域４０６．ゲート領域４０３、ド
レイン領ｔｉ！４０７．第１接続１４０５および第１電
極層４０４上に第１絶縁層４０８を形成する。そして、
第３図（Ｃ）に示したマスクＣを用いてフォトリソグラ
フィ（ネガレジスト使用）により容量を形成しようとす
る領域に対応する第１絶縁層４０８をその表面から一定
の深さ分だけエツチングして除去する（第４図（ｅ））
。このように容量を形成しようとする領域に対応する第
１絶縁１１４０８の厚みを薄くするのは、（１）式から
分るように厚みｄを小さくすることにより単位面積あた
りの容量値を小さくするためである。なお、容量を形成
しようとしている領域以外においては、寄生容量を考慮
し絶縁層をある程度厚くする必要があるので絶縁層のエ
ツチング除去は行なわない。
つぎに、第３図（ｄ）に示したマスクＤを用いてフォト
リソグラフィ（ネガレジストを使用）によりピアホール
４０９〜４１２を形成する（第４図（「））。また、ソ
ース領域４０６．ドレイン領域４０７、第１接続層４０
５．第１ｆｉ［１ｌ１４０４．ｔ５よび第１絶縁１４０
Ｂ上に金ｉｕｉを形成した後、第３ＦｊＡ（ｂ）に示し
たマスクＢを用いてフォトリソグラフィ（ポジレジスト
を使用）により第２Ｎ極層４１３、第２接続１１４１４
および金属配線層４１５を形成する（第４図（ｇ））。
リソグラフィ（ネガレジストを使用）によりピアホール
４０９〜４１２を形成する（第４図（「））。また、ソ
ース領域４０６．ドレイン領域４０７、第１接続層４０
５．第１ｆｉ［１ｌ１４０４．ｔ５よび第１絶縁１４０
Ｂ上に金ｉｕｉを形成した後、第３ＦｊＡ（ｂ）に示し
たマスクＢを用いてフォトリソグラフィ（ポジレジスト
を使用）により第２Ｎ極層４１３、第２接続１１４１４
および金属配線層４１５を形成する（第４図（ｇ））。
これにより、第１および第２電極Ｊ１４０４．４１３と
第１絶縁ＷＩ４０８とにより容量（以下「第１容量」と
いう）が形成される。また、第１電極ｌ！！４０４と第
２接続層４１４とがピアホール４１２を介して電気的に
接続されるとともに、第２電極層４１３がピアホール４
１１を介して第１接続層４０５とまたピアホール４１０
を介してドレイン領域４０７と電気的に接続され、さら
に金属配線１１４１５によりソース領域４０６が他の回
路に接続される。そして、金属配線１１４１５．第１絶
縁１１４０８．第２電極層４１３および第２接続層４１
４上に第２絶縁層４１６を形成した後、マスクＣとマス
クＤの２枚のマスクを用いて（詳細は後述する）フォト
リソグラフィ（ポジレジストを使用）によりピアホール
４１７．４１８（ピアホール４０９，４１０に対応する
部分にはピアホールは形成されない）を形成する（第４
図（ｈ））。さらに、第２絶縁層４１６゜第２電極層４
１３および第２接続層４１４上に金属層を形成した後、
マスクＡとマスクＣの２枚のマスクを用いて（その詳細
は後述する）フォトリソグラフィ（ポジレジストを使用
）により、第３電極層４１９および第３接続層４２０（
ゲート領域４０−３に対応する部分は形成されない）を
形成する（第４図（ｉ））。これにより、第２および第
３電極１ｉ！４１３．４１９と第２絶縁層４１６とによ
り容量（以下「第２容看」という）が形成される。
第１絶縁ＷＩ４０８とにより容量（以下「第１容量」と
いう）が形成される。また、第１電極ｌ！！４０４と第
２接続層４１４とがピアホール４１２を介して電気的に
接続されるとともに、第２電極層４１３がピアホール４
１１を介して第１接続層４０５とまたピアホール４１０
を介してドレイン領域４０７と電気的に接続され、さら
に金属配線１１４１５によりソース領域４０６が他の回
路に接続される。そして、金属配線１１４１５．第１絶
縁１１４０８．第２電極層４１３および第２接続層４１
４上に第２絶縁層４１６を形成した後、マスクＣとマス
クＤの２枚のマスクを用いて（詳細は後述する）フォト
リソグラフィ（ポジレジストを使用）によりピアホール
４１７．４１８（ピアホール４０９，４１０に対応する
部分にはピアホールは形成されない）を形成する（第４
図（ｈ））。さらに、第２絶縁層４１６゜第２電極層４
１３および第２接続層４１４上に金属層を形成した後、
マスクＡとマスクＣの２枚のマスクを用いて（その詳細
は後述する）フォトリソグラフィ（ポジレジストを使用
）により、第３電極層４１９および第３接続層４２０（
ゲート領域４０−３に対応する部分は形成されない）を
形成する（第４図（ｉ））。これにより、第２および第
３電極１ｉ！４１３．４１９と第２絶縁層４１６とによ
り容量（以下「第２容看」という）が形成される。
一方、第３電極！１４１９はピアホール４１８を介して
第２接続層４１４と電気的に接続され、また第３接続層
４２０はピアホール４１７を介して第２電極［１４１３
と電気的に接続されるので、第１および第２容量が並列
に接続されたことになる。
第２接続層４１４と電気的に接続され、また第３接続層
４２０はピアホール４１７を介して第２電極［１４１３
と電気的に接続されるので、第１および第２容量が並列
に接続されたことになる。
また、第４図（ｈ）、に示す工程と同様にして、第３絶
縁層４２１およびピアホール４２２．４２３を形成し、
さらに、第３絶縁層４２１．第３Ｎ極層４１９および第
３接続層４２０上に金属層を形成した後、マスクＢとマ
スクＣの２枚のマスクを用いて（詳細は後述する）フォ
トリソグラフィ（ポジレジストを使用）により第４電極
層４２４および第４接続層４２５（金属層ｍ１層４１５
に対応する部分は形成されない）を形成する（第４図（
ｊ））。
縁層４２１およびピアホール４２２．４２３を形成し、
さらに、第３絶縁層４２１．第３Ｎ極層４１９および第
３接続層４２０上に金属層を形成した後、マスクＢとマ
スクＣの２枚のマスクを用いて（詳細は後述する）フォ
トリソグラフィ（ポジレジストを使用）により第４電極
層４２４および第４接続層４２５（金属層ｍ１層４１５
に対応する部分は形成されない）を形成する（第４図（
ｊ））。
これにより、第３および第４電極層４１９．４２４と第
３絶縁層４２１とにより容量（以下「第３容吊」という
）が形成される。一方、第４電極層４２４はピアホール
４２２を介して第３接続層４２０と電気的に接続され、
また第４接続層４２５はピアホール４２３を介して第３
電極層４１９と電気的に接続されるので、第１〜第３容
量が並列に接続されたことになる。そして、第４図（ｉ
）〜（ｊ）に示す工程を繰り返すと第２図に示す集積回
路装置が得られる。
３絶縁層４２１とにより容量（以下「第３容吊」という
）が形成される。一方、第４電極層４２４はピアホール
４２２を介して第３接続層４２０と電気的に接続され、
また第４接続層４２５はピアホール４２３を介して第３
電極層４１９と電気的に接続されるので、第１〜第３容
量が並列に接続されたことになる。そして、第４図（ｉ
）〜（ｊ）に示す工程を繰り返すと第２図に示す集積回
路装置が得られる。
ここで、上記のように２つのマスクを用いて所望のパタ
ーンを形成する手順について第５図をもとに説明する。
ーンを形成する手順について第５図をもとに説明する。
まず、同図（ａ）に示すように、所望のパターンを形成
しようとする絶縁１１５０１上に金属層５０２を形成し
、さらに、金属層５０２上にポジレジスト５０３を形成
した後、マスク５０４ａを所定の位置に合わせ上方より
露光する。
しようとする絶縁１１５０１上に金属層５０２を形成し
、さらに、金属層５０２上にポジレジスト５０３を形成
した後、マスク５０４ａを所定の位置に合わせ上方より
露光する。
その結果、光が照射された部分が感光して感光部５０３
ａが形成される。つぎに、同図（ｂ）に示すように、も
う一方のマスク５０４ｂを所定の位置に合わせ上方より
露光する。その結果、光が照射された部分が感光して感
光部５０３ｂが形成される（同図（Ｃ））。この後、ポ
ジレジスト５０３の感光部５０３ａ、５０３ｂを除去し
、″同図（ｄ）Ｉｃ示すように、ポジレジスト５０３Ｃ
を残す。この状態でエツチングすると、同図（ｅ）に示
すように、レジスト５０３ｃに対応する金属層５０２の
みが残り、最後にポジレジスト５０３ｃを除去すること
により所望のパターンが得られる（同図（ｔ））。
ａが形成される。つぎに、同図（ｂ）に示すように、も
う一方のマスク５０４ｂを所定の位置に合わせ上方より
露光する。その結果、光が照射された部分が感光して感
光部５０３ｂが形成される（同図（Ｃ））。この後、ポ
ジレジスト５０３の感光部５０３ａ、５０３ｂを除去し
、″同図（ｄ）Ｉｃ示すように、ポジレジスト５０３Ｃ
を残す。この状態でエツチングすると、同図（ｅ）に示
すように、レジスト５０３ｃに対応する金属層５０２の
みが残り、最後にポジレジスト５０３ｃを除去すること
により所望のパターンが得られる（同図（ｔ））。
上記のように、マスクＡ−Ｄを単独で用いてパターンを
形成する手順と、マスクＣと他のマスクＡ、Ｂ、Ｄとを
用いてマスクパターンの論理積に相当するパターンを形
成する手順とを組み合せることにより、新たにマスクを
用意せずに、同一平面上に複数の容量を形成でき、形成
された容量は、電気的に並列に接続されることになるの
で、従来に比べて単位面積当りの容量を増大できる。
形成する手順と、マスクＣと他のマスクＡ、Ｂ、Ｄとを
用いてマスクパターンの論理積に相当するパターンを形
成する手順とを組み合せることにより、新たにマスクを
用意せずに、同一平面上に複数の容量を形成でき、形成
された容量は、電気的に並列に接続されることになるの
で、従来に比べて単位面積当りの容量を増大できる。
なお、第１絶縁層３．４０８以外の絶縁層の材料として
はＳｉ Ｎ２．Ｍ、Ｏ，Ａｌ２Ｏ３あるいはＮｂ２Ｏ５
のいずれかの高誘電率を有する物質を用いてもよく、こ
のような物質を用いれば（１）式かられかるように容量
値Ｃが一層上昇する。ここで、第１絶縁層３，４０８に
ついては高誘電率を有する物質が用いられないのは、容
量以外のデバイスや配線等に生じる奇生容量を小さくす
る必要があるためである。
はＳｉ Ｎ２．Ｍ、Ｏ，Ａｌ２Ｏ３あるいはＮｂ２Ｏ５
のいずれかの高誘電率を有する物質を用いてもよく、こ
のような物質を用いれば（１）式かられかるように容量
値Ｃが一層上昇する。ここで、第１絶縁層３，４０８に
ついては高誘電率を有する物質が用いられないのは、容
量以外のデバイスや配線等に生じる奇生容量を小さくす
る必要があるためである。
また、電極層および金属配線層を形成する材料としては
アルミやポリシリコン等を用いればよく、特に容量の周
波数特性を考慮にいれた場合には、低抵抗物質の方が望
ましく、この点ではポリシリコンよりアルミの方が有利
である。
アルミやポリシリコン等を用いればよく、特に容量の周
波数特性を考慮にいれた場合には、低抵抗物質の方が望
ましく、この点ではポリシリコンよりアルミの方が有利
である。
また、奇数番目の電極層についてはポリシリコンをまた
偶数番目の電極層についてはアルミを用いるなど、アル
ミとポリシリ、コンとを組み合せて用いてもよい。
偶数番目の電極層についてはアルミを用いるなど、アル
ミとポリシリ、コンとを組み合せて用いてもよい。
以上のように、この発明によれば少なくとも３層以上の
１極層が複数の層間絶縁層を介して積層された集積回路
装置において、前記電極層のうち奇数番目の前記電極層
を相互に電気的に接続するとともに、前記電極層のうち
偶数番目の前記電極層を相互に電気的に接続するように
構成したので、同一平面上に複数の容量が電気的に並列
接続された状態で重ね合わせるようにして形成され、小
さな面積で大きな容量が得られる集積回路装置を提供で
きる効果がある。
１極層が複数の層間絶縁層を介して積層された集積回路
装置において、前記電極層のうち奇数番目の前記電極層
を相互に電気的に接続するとともに、前記電極層のうち
偶数番目の前記電極層を相互に電気的に接続するように
構成したので、同一平面上に複数の容量が電気的に並列
接続された状態で重ね合わせるようにして形成され、小
さな面積で大きな容量が得られる集積回路装置を提供で
きる効果がある。
第１図はこの発明の一実施例に係る集積回路装置の説明
図、第２図はこの発明の他の実施例に係る集積回路装置
を示す断面図、第３図は第２図に示す集積回路装置を製
造する際に用いるマスクを示す図、第４図は第２図に示
す集積回路装置の製造工程を示す断面図、第５図は２つ
のマスクを用いて所望パターンが得られる原理を説明す
る図、第６図は従来の集積回路装置の説明図である。 図において、２．４０４は第１電極層、３．４０８は第
１絶縁層、６．４１３は第２電極層、８゜４１５は第２
絶縁層、１１．４１９は第３電極層、１３．４２１は第
３絶縁層、１６．４２４は第４電極層、４０５は第１接
続層、４１２は第２接続層、４２０は第３接続層、４２
５は第４接続層である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図はこの発明の他の実施例に係る集積回路装置
を示す断面図、第３図は第２図に示す集積回路装置を製
造する際に用いるマスクを示す図、第４図は第２図に示
す集積回路装置の製造工程を示す断面図、第５図は２つ
のマスクを用いて所望パターンが得られる原理を説明す
る図、第６図は従来の集積回路装置の説明図である。 図において、２．４０４は第１電極層、３．４０８は第
１絶縁層、６．４１３は第２電極層、８゜４１５は第２
絶縁層、１１．４１９は第３電極層、１３．４２１は第
３絶縁層、１６．４２４は第４電極層、４０５は第１接
続層、４１２は第２接続層、４２０は第３接続層、４２
５は第４接続層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）少なくとも３層以上の電極が複数の層間絶縁層を
介して積層された集積回路装置において、前記電極層の
うち奇数番目の前記電極層を相互に電気的に接続すると
ともに、前記電極層のうち偶数番目の前記電極層を相互
に電気的に接続することを特徴とする集積回路装置。 - （２）前記複数の層間絶縁層のうち最下層の前記電極上
に形成される前記層間絶縁層を除く任意の前記層間絶縁
層がＳｉＮ＿２，ＭｇＯ，Ａｌ＿２Ｏ＿３あるいはＮｂ
＿２Ｏ＿５のいずれかで構成される特許請求の範囲第１
項記載の集積回路装置。 - （３）前記電極層がアルミである特許請求の範囲第１項
または第２項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278535A JPH01120858A (ja) | 1987-11-04 | 1987-11-04 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278535A JPH01120858A (ja) | 1987-11-04 | 1987-11-04 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120858A true JPH01120858A (ja) | 1989-05-12 |
Family
ID=17598621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278535A Pending JPH01120858A (ja) | 1987-11-04 | 1987-11-04 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120858A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420449A (en) * | 1992-04-17 | 1995-05-30 | Rohm Co., Ltd. | Capacitor for a semiconductor device |
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| WO1998000871A1 (en) * | 1996-06-27 | 1998-01-08 | Gennum Corporation | Multi-layer film capacitor structures and method |
| EP0875944A1 (en) * | 1997-04-21 | 1998-11-04 | Lsi Logic Corporation | Capacitors with silicized polysilicon shielding in digital CMOS process |
| EP0903783A1 (fr) * | 1997-09-22 | 1999-03-24 | STMicroelectronics SA | Réalisation d'un condensateur intermétallique |
| JP2002008942A (ja) * | 2000-06-16 | 2002-01-11 | Fujitsu Ltd | コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール |
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| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| JP2006511088A (ja) * | 2002-12-20 | 2006-03-30 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | コンデンサ構成体の製造方法およびコンデンサ構成体 |
| US10153092B2 (en) | 2016-10-11 | 2018-12-11 | Tdk Corporation | Thin-film capacitor |
| US10319524B2 (en) | 2016-10-11 | 2019-06-11 | Tdk Corporation | Thin-film capacitor |
| US10529495B2 (en) | 2016-10-11 | 2020-01-07 | Tdk Corporation | Thin-film capacitor |
-
1987
- 1987-11-04 JP JP62278535A patent/JPH01120858A/ja active Pending
Cited By (23)
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| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
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| US7988744B1 (en) | 2004-06-16 | 2011-08-02 | Marvell International Ltd. | Method of producing capacitor structure in a semiconductor device |
| US7116544B1 (en) | 2004-06-16 | 2006-10-03 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
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