KR950010874B1 - 반도체 장치의 캐패시터 형성방법 - Google Patents

반도체 장치의 캐패시터 형성방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치의 캐패시터 형성방법
제1도는 종래 반도체 장치의 캐패시터 구조도.
제2도는 본 발명에 따른 반도체 장치의 캐패시터 공정도.
제3도는 본 발명에 따른 BaTiO3의 유전율 특성 곡선도.
* 도면의 주요부분에 대한 부호의 설명
11 : 저장전극 12 : 제1산화막
13 : BaTiO3층 14 : 제2산화막
15 : 플레이트 전극
본 발명은 반도체 장치의 캐패시터 형성방법에 관한 것으로, 특히 초고집적 소자(메가비트급 이상)에서 메모리 캐패시턴스의 유전율을 높이도록 하는데 적당하도록 한 반도체 장치의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 장치의 캐패시터 제조방법으로서하나의 예를 설명하면, 제1도에 도시된 바와 같이 반도체 기판 위에 트랜지스터등의 회로소자를 형성한 다음 전도체인 폴리실리콘을 증착하여 저장전극(1)을 형성하고, 상기 저장전극(1) 위에 유전체로서 유전율이 3.8인 산화막(2)을 형성한 후 상기 산화막(2) 위에 유전율이 ~22인 질화막(3)을 증착한다.
이후 상기 절연막(3) 위에 다시 유전율이 3.8인 탄탈늄 옥사이드(Ta2O5)(4)를 형성한 다음 상기 탄탈늄옥사이드(4) 위에 폴리실리콘을 증착한 플레이트 전극(5)을 형성하게 되어 캐패시터 제조공정을 완료하게 된다.
또한 다른 구조로는 캐패시터의 누설 전류를 감소시키기 위해 질화막과 산화막을 적층구조로 형성하는 방법도 사용하고 있다.
상기와 같은 종래 반도체 장치의 캐패시터 제조방법은 캐패시터의 유전체 재료로 사용되는 산화막(2), 질화막(3) 및 탄탈늄 옥사이드(4)의 유전율이 ~7.5 이하의 작은 값을 갖음에 따라 캐패시턴스를 높이기 위해 저장전극(1) 또는 플레이트 전극(5)과의 접촉부분 면적을 크게 하기 위한 좀더 복잡한 마스크 디자인과 이에 상응하는 에칭기술이 요구되어지나 한계에 도달하여 반도체 장치를 초 고집적화 하는데 많은 장애 요소가 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 저장전극 위에 제1 절연막을 형성한 후 BaTiO3층을 스퍼터링 방법으로 1000Å 이상 증착시키고, 고온 진공로에서 고속 열처리로 BaTiO3층의 입도를 기계적 폴리싱을 하여 원하는 두께를 만든 다음 제2 산화막 및 플레이트 전극을 형성시켜 높은 유전율을 갖게 함으로서 메가비트급 이상에서 전도체의 면적을 크게 하기 위한 복잡 마스크 디자인 또는 칩 크기를 증가시키지 않고도 캐패시턴스를 높일 수 있도록 한 반도체 장치의 캐패시터 형성방법을 제공하는데 있다.
본 발명의 반도체 장치의 캐패시터 형성방법은, 반도체 기판 위에 트랜지스터등의 회로소자를 형성한 후 저장전극(11)을 형성하고, 상기 저장전극(11)위에 소정 유전율을 갖는 제1 산화막(12)을 형성하는 단계와, 상기 제1 산화막(12) 위에 BaTiO3세라믹 타게트를 사용하여 스퍼터링 방법으로 소정 온도에서 적정 두께로 BaTiO3층(13)을 증착하는 단계와, 소정 온도에서 적정 시간 동안 고속 열처리를 실시하여 BaTiO3층(13)이 최대 유전율을 갖는 다수의 그레인(G1~G3)을 형성하는 단계와, 상기 BaTiO3층(13)을 에치백 또는 미케니컬 폴리싱하여 소정 두께로 형성하는 단계와, 상기 BaTiO3층(13) 위에 제2산화막(14)을 소정 두께로 형성시킨 후 상기 제2 산화막(14) 위에 플레이트 전극(15)을 형성시키는 단계로 이루어진다.
제2도는 본 발명에 따른 반도체 장치의 캐패시터 공정도로서, 먼저 반도체 기판 위에 트랜지스터 등의 회로소자를 형성한 다음 제2(a)도와 같이 전도체인 폴리실리콘을 증착하여 저장전극(11)을 형성하고, 상기 저장전극(11)위에 유전체로서 유전율이 3.8인 제1 산화막(12)을 15~50Å 두께로 형성한 후 상기 제1 산화막(12) 위에 BaTiO3세라믹 타게트를 사용하여 스퍼터링 히터온도 20℃~450℃에서 1,000Å~10,000Å 두께로 BaTiO3층(13)을 증착한 다음 고온 진공로의 400℃~1200℃ 온도에서 30분 내지 2시간 동안 고속 열처리를 실시하여 BaTiO3층(13)이 최대 유전율 ~5,000(εr)이고, 평균 입도 크기가 0.5~1.0μm로 다수의 그레인(Grain)(G1~G3)을 만든다.
즉 제3도에 도시된 BaTiO3의 유전율 특성 곡선도에서와 같이 BaTiO3가 그레인(Grain) 직경이 0.7μm일때 유전율이 최대로 나타나기 때문이다.
상기 공정 후 제2(b)도에서와 같이 상기 BaTiO3층(13)을 에치백 또는 미케니컬 폴리싱을 하여 원하는 소정 두께로 형성한 후 상기 BaTiO3층(13) 위에 유전율이 3.8인 제2 산화막(14)을 15~50Å 두께로 형성시킨다.
이때 BaTiO3층(13)을 1000Å 이상 두께로 스퍼터링 후 다시 에치백 또는 미케니컬 폴리싱을 하는 이유는 최대 입도가 두께에 비례하기 때문이다.
그 다음 상기 제2 사화막(14) 위에 전도체의 폴리실리콘을 소정 두께로 증착하여 플레이트 전극(15)을 형성시켜 높은 유전율을 갖는 제1 산화막(12)/BaTiO3층(13)/제2산화막(14)의 3층 유전체 구조를 갖는 캐패시터가 된다.
이상에서 상술한 바와 같이 본 발명의 저장전극 위에 제1 절연막을 형성한 후 BaTiO3층을 스퍼터링 방법으로 1000Å 이상 증착시키고, 고온 진공로에서 고속 열처리로 BaTiO3층의 입도를 기계적 폴리싱을 하여 원하는 두께를 만든 다음 제2산화막 및 플레이트 전극을 형성시켜 높은 유전율을 갖게 함으로서 메가비트급 이상에서 전도체의 면적을 크게 하기 위한 복잡한 마스크 디자인 또는 칩 크기를 증가시키지 않고도 캐패시턴스를 높일 수 있게 되어 고신뢰성의 반도체 장치를 제조할 수 있는 것이다.

Claims (4)

  1. 반도체 장치의 캐패시터 제조방법에 있어서, 반도체 기판 위에 트랜지스터등의 회로소자를 형성한 후 저장전극(11)을 형성하고, 상기 저장전극(11) 위에 소정 유전율을 제1 산화막(12)을 형성하는 단계와, 상기 제1 산화막(12) 위에 BaTiO3세라믹 타게트를 사용하여 스퍼터링 방법으로 소정 온도에서 적정 두께로 BaTiO3층(13)을 증착하는 단계와, 소정 온도에서 적정 시간 동안 고속 열처리를 실시하여 BaTiO3층(13)이 최대 유전율을 갖는 다수의 그레인(G1~G3)을 형성하는 단계와, 상기 BaTiO3층(13)을 에치백 또는 미케니컬 폴리싱하여 소정 두께로 형성하는 단계와, 상기 BaTiO3층(13) 위에 제2 산화막(14)을 소정 두께로 형성시킨 후 상기 제2 산화막(14) 위에 플레이트 전극(15)을 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 BaTiO3층(13)은, 1,000~10,000Å 두께로 형성한 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  3. 제1항에 있어서 상기 BaTiO3층(13)의 평균 입도를 성장시키기 위한 열처리 단계는, 400~1,200℃온도에서 30분~2시간 동안 실시한 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  4. 제1항 또는 3항에 있어서 상기 BaTiO3층(13)의 입도 크기는, 0.5~1.0μm인 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
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