JP3123448B2 - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は集積回路で使用され
る薄膜キャパシタに関するもので、特に大規模集積回路
（ＬＳＩ）に適用可能な、単位面積当たりの容量を大き
くできる薄膜キャパシタの構造に関する。
る薄膜キャパシタに関するもので、特に大規模集積回路
（ＬＳＩ）に適用可能な、単位面積当たりの容量を大き
くできる薄膜キャパシタの構造に関する。
【０００２】
【従来技術】近年のＬＳＩの高集積化により、特に一つ
のＭＯＳ型トランジスタとキャパシタでメモリセルを構
成するＤＲＡＭ（ダイナミック・ランダム・アクセスメ
モリ）などでは一つのメモリセルの面積は縮小の一途を
たどっている。一方では、この縮小した面積においても
必要な容量値は常に一定の値が要求されるので、次のよ
うな方法を単独で、または組み合わせて必要な容量値を
確保することが行われている。
のＭＯＳ型トランジスタとキャパシタでメモリセルを構
成するＤＲＡＭ（ダイナミック・ランダム・アクセスメ
モリ）などでは一つのメモリセルの面積は縮小の一途を
たどっている。一方では、この縮小した面積においても
必要な容量値は常に一定の値が要求されるので、次のよ
うな方法を単独で、または組み合わせて必要な容量値を
確保することが行われている。
【０００３】すなわち、薄膜キャパシタの絶縁膜の膜厚
を薄くする方法、薄膜キャパシタの構造を立体化して電
極面積を大きくする方法、絶縁膜を高誘電率の誘電体材
料で構成する方法（たとえばＫ．Ｋｏｙａｍａ他 Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ １９９１，Ｐ．８２３）などであ
る。
を薄くする方法、薄膜キャパシタの構造を立体化して電
極面積を大きくする方法、絶縁膜を高誘電率の誘電体材
料で構成する方法（たとえばＫ．Ｋｏｙａｍａ他 Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ １９９１，Ｐ．８２３）などであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術において二酸化シリコン膜とシリコン窒化膜の積層膜
が絶縁膜として多く使用されてきたが、膜厚を単純に薄
くすると電極間のリーク電流が大きくなるので、薄膜化
には限界がある。また、一方的なキャパシタ構造の立体
化は製造プロセスの複雑化を招き、結果として製造コス
トの上昇と製品歩留まりの減少を引き起こしてしまう危
険性がある。
術において二酸化シリコン膜とシリコン窒化膜の積層膜
が絶縁膜として多く使用されてきたが、膜厚を単純に薄
くすると電極間のリーク電流が大きくなるので、薄膜化
には限界がある。また、一方的なキャパシタ構造の立体
化は製造プロセスの複雑化を招き、結果として製造コス
トの上昇と製品歩留まりの減少を引き起こしてしまう危
険性がある。
【０００５】これらに対し、従来から使用されてきた二
酸化シリコン膜やシリコン窒化膜の誘電率に比較して非
常に大きな誘電率をもつ、（Ｂａ，Ｓｒ）ＴｉＯ3薄膜
などのような、高誘電率を有する材料をキャパシタ絶縁
膜として使用する方法は、必要な容量値を縮小された面
積で単純なキャパシタ構造で実現できる可能性があるも
のの、一方では近年の高集積化に対応した微細化にとも
ない膜厚を非常に薄くする必要がある。ところが、高誘
電率を有する材料では膜厚が概ね１００ｎｍより薄くな
ると実質的な誘電率が顕著に減少し、単位面積当たりの
容量値は膜厚減少とともに単調に大きくはならずほとん
ど飽和してしまう傾向を示す。このため、単純な薄膜化
によって必要な容量値を確保するのは難しくなるという
欠点がある。
酸化シリコン膜やシリコン窒化膜の誘電率に比較して非
常に大きな誘電率をもつ、（Ｂａ，Ｓｒ）ＴｉＯ3薄膜
などのような、高誘電率を有する材料をキャパシタ絶縁
膜として使用する方法は、必要な容量値を縮小された面
積で単純なキャパシタ構造で実現できる可能性があるも
のの、一方では近年の高集積化に対応した微細化にとも
ない膜厚を非常に薄くする必要がある。ところが、高誘
電率を有する材料では膜厚が概ね１００ｎｍより薄くな
ると実質的な誘電率が顕著に減少し、単位面積当たりの
容量値は膜厚減少とともに単調に大きくはならずほとん
ど飽和してしまう傾向を示す。このため、単純な薄膜化
によって必要な容量値を確保するのは難しくなるという
欠点がある。
【０００６】本発明は、高誘電率の材料を薄膜化したキ
ャパシタ絶縁膜を用いても、実質的に誘電率が低下する
ことが無く、従って小面積であっても十分に大きな容量
値を得ることができる薄膜キャパシタを提供することを
目的とする。
ャパシタ絶縁膜を用いても、実質的に誘電率が低下する
ことが無く、従って小面積であっても十分に大きな容量
値を得ることができる薄膜キャパシタを提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、高誘電率を示
す材料からなる高誘電率膜と、この高誘電率膜を挟持す
る一対の電極膜とを有する薄膜キャパシタにおいて、前
記高誘電率膜と前記電極膜との間に、反強誘電性を示す
材料からなる反強誘電体薄膜を設けたことを特徴とする
薄膜キャパシタに関する。
す材料からなる高誘電率膜と、この高誘電率膜を挟持す
る一対の電極膜とを有する薄膜キャパシタにおいて、前
記高誘電率膜と前記電極膜との間に、反強誘電性を示す
材料からなる反強誘電体薄膜を設けたことを特徴とする
薄膜キャパシタに関する。
【０００８】反強誘電体薄膜を形成する材料としては、
ペロブスカイト構造の反強誘電性材料が好ましく、特に
ＰｂＺｒＯ3、またはＰｂＺｒＯ3を主成分とするＰｂ
（Ｚｒ，Ｔｉ）Ｏ3もしくは（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3が好ましい。ここで、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3は、ＰｂＺｒＯ3とＰｂＴｉＯ3との固溶体を表し、同
様に（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3は４種類の成分
の固溶体を表す。
ペロブスカイト構造の反強誘電性材料が好ましく、特に
ＰｂＺｒＯ3、またはＰｂＺｒＯ3を主成分とするＰｂ
（Ｚｒ，Ｔｉ）Ｏ3もしくは（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3が好ましい。ここで、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3は、ＰｂＺｒＯ3とＰｂＴｉＯ3との固溶体を表し、同
様に（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3は４種類の成分
の固溶体を表す。
【０００９】ここでＰｂ（Ｚｒ，Ｔｉ）Ｏ3において
は、少なくとも反強誘電性を示す程度にＰｂＺｒＯ3が
含まれていることが必要であり、特にＰｂＺｒＯ3が９
５モル％以上含まれていることが好ましい。また、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3においては、特にＺｒ：
Ｔｉ比が７０：３０以上のＺｒリッチで、Ｐｂ：Ｌａ比
が８０：２０以上のＰｂリッチな組成が好ましい。
は、少なくとも反強誘電性を示す程度にＰｂＺｒＯ3が
含まれていることが必要であり、特にＰｂＺｒＯ3が９
５モル％以上含まれていることが好ましい。また、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3においては、特にＺｒ：
Ｔｉ比が７０：３０以上のＺｒリッチで、Ｐｂ：Ｌａ比
が８０：２０以上のＰｂリッチな組成が好ましい。
【００１０】また、本発明は、高誘電率を示す材料から
なる高誘電率膜と、この高誘電率膜を挟持する一対の電
極膜とを有する薄膜キャパシタにおいて、前記高誘電率
膜と前記電極膜との間に一般式（Ｂｉ2Ｏ2）2+（Ａm-1
ＢmＯ3m+1）2-で表されるビスマス層状化合物で形成さ
れた薄膜を設けたことを特徴とする薄膜キャパシタに関
する。
なる高誘電率膜と、この高誘電率膜を挟持する一対の電
極膜とを有する薄膜キャパシタにおいて、前記高誘電率
膜と前記電極膜との間に一般式（Ｂｉ2Ｏ2）2+（Ａm-1
ＢmＯ3m+1）2-で表されるビスマス層状化合物で形成さ
れた薄膜を設けたことを特徴とする薄膜キャパシタに関
する。
【００１１】式中、Ａは＋１、＋２および＋３価から選
ばれる価数のイオンであり、Ｂは＋４、＋５および＋６
価から選ばれる価数のイオンであり、ｍは１〜５の正の
整数を表し、かつＡm-1ＢmＯ3m+1の価数が−２価になる
ようにＡおよびＢの価数とｍが選ばれる。
ばれる価数のイオンであり、Ｂは＋４、＋５および＋６
価から選ばれる価数のイオンであり、ｍは１〜５の正の
整数を表し、かつＡm-1ＢmＯ3m+1の価数が−２価になる
ようにＡおよびＢの価数とｍが選ばれる。
【００１２】ＡおよびＢとしては、上記の関係を満たす
価数のイオンであれば特に制限は無い。例えば＋２価の
ＡとしてＢａおよびＳｒ等、＋３価のＡとしてＢｉ等を
挙げることができる。また、同様に例えば＋４価のＢと
してＴｉ等、＋５価のＢとしてＮｂおよびＴａ等、＋６
価のＢとしてＷ等を挙げることができる。
価数のイオンであれば特に制限は無い。例えば＋２価の
ＡとしてＢａおよびＳｒ等、＋３価のＡとしてＢｉ等を
挙げることができる。また、同様に例えば＋４価のＢと
してＴｉ等、＋５価のＢとしてＮｂおよびＴａ等、＋６
価のＢとしてＷ等を挙げることができる。
【００１３】反強誘電性材料およびビスマス層状化合物
の薄膜形成方法は、特に制限はなくゾルゲル法、ＣＶＤ
法およびスパッタ法等を用いることができる。
の薄膜形成方法は、特に制限はなくゾルゲル法、ＣＶＤ
法およびスパッタ法等を用いることができる。
【００１４】本発明で用いられる高誘電率膜を形成しう
る高誘電率を示す材料としては、誘電率として、例えば
約４０以上（比誘電率）を示す材料であり、ペロブスカ
イト型結晶構造をとる材料が好ましく、特にＢａＴｉＯ
3、ＳｒＴｉＯ3、ＰｂＴｉＯ 3およびこれらの固溶体が
好ましい。これらの固溶体において、組成比は必要な誘
電率が得られように任意に選択することができる。
る高誘電率を示す材料としては、誘電率として、例えば
約４０以上（比誘電率）を示す材料であり、ペロブスカ
イト型結晶構造をとる材料が好ましく、特にＢａＴｉＯ
3、ＳｒＴｉＯ3、ＰｂＴｉＯ 3およびこれらの固溶体が
好ましい。これらの固溶体において、組成比は必要な誘
電率が得られように任意に選択することができる。
【００１５】高誘電率膜の形成方法は、特に制限はな
く、スパッタ法、ＣＶＤ法等によって形成することがで
きる。
く、スパッタ法、ＣＶＤ法等によって形成することがで
きる。
【００１６】また、本発明の薄膜キャパシタは、小面積
で大容量を得ることができるので集積度の高い集積回路
に好ましく用いることができる。
で大容量を得ることができるので集積度の高い集積回路
に好ましく用いることができる。
【００１７】
【発明の実施の形態】本発明の薄膜キャパシタの構造に
よれば、上部および下部電極とキャパシタ絶縁膜の界面
に電気的に形成される低誘電率の層の膜厚を最小に押さ
えることができるので、キャパシタ絶縁膜の全膜厚が例
えば５０ｎｍ以下まで減少してもキャパシタ全体の実質
的な誘電率が顕著に減少しないようにすることができ
る。
よれば、上部および下部電極とキャパシタ絶縁膜の界面
に電気的に形成される低誘電率の層の膜厚を最小に押さ
えることができるので、キャパシタ絶縁膜の全膜厚が例
えば５０ｎｍ以下まで減少してもキャパシタ全体の実質
的な誘電率が顕著に減少しないようにすることができ
る。
【００１８】この電気的に形成される低誘電率層は、電
極と誘電体とのフェルミエネルギーの差に起因する空間
電荷層が形成される結果、高誘電率を有する誘電体材料
が電界の影響を受けて低誘電率を示すようになるために
生じていると考えられる。したがって、この空間電荷層
の厚さをできるだけ薄くすることが、キャパシタ絶縁膜
全体の誘電率を大きくすることにつながる。
極と誘電体とのフェルミエネルギーの差に起因する空間
電荷層が形成される結果、高誘電率を有する誘電体材料
が電界の影響を受けて低誘電率を示すようになるために
生じていると考えられる。したがって、この空間電荷層
の厚さをできるだけ薄くすることが、キャパシタ絶縁膜
全体の誘電率を大きくすることにつながる。
【００１９】本発明では、第１に結晶の単位胞内におい
て反平衡の電気分極を有する反強誘電性材料を挿入する
ことで、上下電極との界面に形成される空間電荷層を最
小にすることによって可能となる。また、第２に結晶の
単位胞内においてビスマスの酸化導電層を有するビスマ
ス層状化合物を上下電極との界面に挿入する構造とする
ことで、上下電極との界面に形成される空間電荷層をビ
スマスの酸化導電層で抑制し空間電荷膜厚を最小にする
ことによって可能となる。
て反平衡の電気分極を有する反強誘電性材料を挿入する
ことで、上下電極との界面に形成される空間電荷層を最
小にすることによって可能となる。また、第２に結晶の
単位胞内においてビスマスの酸化導電層を有するビスマ
ス層状化合物を上下電極との界面に挿入する構造とする
ことで、上下電極との界面に形成される空間電荷層をビ
スマスの酸化導電層で抑制し空間電荷膜厚を最小にする
ことによって可能となる。
【００２０】
【実施例】次に、実施例を用いて本発明を具体的に説明
する。
する。
【００２１】［実施例１］図１は本発明の第１の実施例
を示したものである。基板としてサファイアＲ面基板１
を使用し、この基板を洗浄後、下部電極２としてパラジ
ウムを基板温度約３００℃で３００ｎｍの厚さにスパッ
タ成膜した後、ＰｂＺｒＯ3薄膜３を公知のゾルゲル法
により約１０ｎｍ形成した。この上に（Ｂａ0.5Ｓ
ｒ0.5）ＴｉＯ3膜４をスパッタ法により基板温度約６５
０℃で約３０ｎｍ形成した。
を示したものである。基板としてサファイアＲ面基板１
を使用し、この基板を洗浄後、下部電極２としてパラジ
ウムを基板温度約３００℃で３００ｎｍの厚さにスパッ
タ成膜した後、ＰｂＺｒＯ3薄膜３を公知のゾルゲル法
により約１０ｎｍ形成した。この上に（Ｂａ0.5Ｓ
ｒ0.5）ＴｉＯ3膜４をスパッタ法により基板温度約６５
０℃で約３０ｎｍ形成した。
【００２２】さらにＰｂＺｒＯ3薄膜３をゾルゲル法に
より約１０ｎｍ厚に形成した後、上部電極５としてＴｉ
およびＡｕをこの順にそれぞれ５０ｎｍおよび３００ｎ
ｍの厚さに堆積し、公知の光リソグラフィーおよびウェ
ットエッチングにより上部電極を形成した。
より約１０ｎｍ厚に形成した後、上部電極５としてＴｉ
およびＡｕをこの順にそれぞれ５０ｎｍおよび３００ｎ
ｍの厚さに堆積し、公知の光リソグラフィーおよびウェ
ットエッチングにより上部電極を形成した。
【００２３】この構造の薄膜キャパシタでは、全キャパ
シタ絶縁腹膜厚が５０ｎｍ〜２５ｎｍまで、（Ｂａ0.5
Ｓｒ0.5）ＴｉＯ3薄膜の膜厚を３０ｎｍ〜５ｎｍまで薄
くして形成したが、誘電率は２５０以上の値を示し、膜
厚依存性は顕著ではなかった。また、ＰｂＺｒＯ3薄膜
の膜厚を１０ｎｍから５ｎｍ程度まで減少させても、誘
電率に変化はなかった。
シタ絶縁腹膜厚が５０ｎｍ〜２５ｎｍまで、（Ｂａ0.5
Ｓｒ0.5）ＴｉＯ3薄膜の膜厚を３０ｎｍ〜５ｎｍまで薄
くして形成したが、誘電率は２５０以上の値を示し、膜
厚依存性は顕著ではなかった。また、ＰｂＺｒＯ3薄膜
の膜厚を１０ｎｍから５ｎｍ程度まで減少させても、誘
電率に変化はなかった。
【００２４】［実施例２］図２は本発明の第２の実施例
を示したものである。基板としてシリコン基板１１を使
用し、基板を熱酸化して二酸化シリコン膜１２を表面に
形成した後、下部電極１３としてＲｕＯ2を基板温度約
５００℃で５０ｎｍの厚さにスパッタ成膜した。
を示したものである。基板としてシリコン基板１１を使
用し、基板を熱酸化して二酸化シリコン膜１２を表面に
形成した後、下部電極１３としてＲｕＯ2を基板温度約
５００℃で５０ｎｍの厚さにスパッタ成膜した。
【００２５】この上にビスマス層状化合物としてＢｉ4
Ｔｉ3Ｏ12薄膜１４を公知のゾルゲル法により約ｌ０ｎ
ｍ形成した後、（Ｂａ0.5Ｓｒ0.5）ＴｉＯ3膜１５をス
パッタ法により基板温度約６５０℃で約３０ｎｍ形成し
た。さらにＢｉ4Ｔｉ3Ｏ12薄膜１４をゾルゲル法により
約１０ｎｍ厚で形成した後、上部電極１６としてＴｉお
よびＡｕをこの順にそれぞれ５０ｎｍおよび３００ｎｍ
の厚さに堆積し、公知の光リソグラフィーおよびウェッ
トエッチングにより上部電極を形成した。
Ｔｉ3Ｏ12薄膜１４を公知のゾルゲル法により約ｌ０ｎ
ｍ形成した後、（Ｂａ0.5Ｓｒ0.5）ＴｉＯ3膜１５をス
パッタ法により基板温度約６５０℃で約３０ｎｍ形成し
た。さらにＢｉ4Ｔｉ3Ｏ12薄膜１４をゾルゲル法により
約１０ｎｍ厚で形成した後、上部電極１６としてＴｉお
よびＡｕをこの順にそれぞれ５０ｎｍおよび３００ｎｍ
の厚さに堆積し、公知の光リソグラフィーおよびウェッ
トエッチングにより上部電極を形成した。
【００２６】この構造の薄膜キャパシタでは、全キャパ
シタ絶縁腹膜厚が５０ｎｍ〜２５ｎｍまで、（Ｂａ0.5
Ｓｒ0.5）ＴｉＯ3膜の膜厚を３０ｎｍ〜５ｎｍまで薄く
して形成したが、誘電率は２５０以上の値を示し、膜厚
依存性は顕著ではなかった。
シタ絶縁腹膜厚が５０ｎｍ〜２５ｎｍまで、（Ｂａ0.5
Ｓｒ0.5）ＴｉＯ3膜の膜厚を３０ｎｍ〜５ｎｍまで薄く
して形成したが、誘電率は２５０以上の値を示し、膜厚
依存性は顕著ではなかった。
【００２７】
【発明の効果】本発明の薄膜キャパシタの構造によれ
ば、高誘電率の材料を薄膜化したキャパシタ絶縁膜を用
いても、実質的に誘電率が低下することが無く、従って
小面積であっても十分に大きな容量値を得ることができ
る薄膜キャパシタを提供することができる。
ば、高誘電率の材料を薄膜化したキャパシタ絶縁膜を用
いても、実質的に誘電率が低下することが無く、従って
小面積であっても十分に大きな容量値を得ることができ
る薄膜キャパシタを提供することができる。
【００２８】従って、本発明の薄膜キャパシタを用いる
ことにより、製造プロセスを複雑化することなく集積度
の高いＬＳＩ等の集積回路を製造することができる。
ことにより、製造プロセスを複雑化することなく集積度
の高いＬＳＩ等の集積回路を製造することができる。
【図１】電極と高誘電率膜との間に反強誘電体薄膜を設
けた薄膜キャパシタの１例の構造を模式的に示す断面図
である。
けた薄膜キャパシタの１例の構造を模式的に示す断面図
である。
【図２】電極と高誘電率膜との間にビスマス層状化合物
薄膜を設けた薄膜キャパシタの１例の構造を模式的に示
す断面図である。
薄膜を設けた薄膜キャパシタの１例の構造を模式的に示
す断面図である。
１ サファイア基板 ２ Ｐｄ下部電極 ３ ＰｂＺｒＯ3薄膜 ４ （Ｂａ0.5Ｓｒ0.5）ＴｉＯ3膜 ５ Ａｕ／Ｔｉ積層上部電極 １１ シリコン基板 １２ 二酸化シリコン膜 １３ ＲｕＯ2下部電極 １４ Ｂｉ4Ｔｉ3Ｏ12 １５ （Ｂａ0.5Ｓｒ0.5）ＴｉＯ3膜 １６ Ａｕ／Ｔｉ積層上部電極
Claims (4)
- 【請求項１】 高誘電率を示す材料からなる高誘電率膜
と、この高誘電率膜を挟持する一対の電極膜とを有する
薄膜キャパシタにおいて、 前記高誘電率膜と前記電極膜との間に、反強誘電性を示
す材料からなる反強誘電体薄膜を設けたことを特徴とす
る薄膜キャパシタ。 - 【請求項２】 前記反強誘電体薄膜が、ＰｂＺｒＯ3薄
膜、またはＰｂＺｒＯ3を主成分とするＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3もしくは（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3薄膜
で構成される請求項１記載の薄膜キャパシタ。 - 【請求項３】 高誘電率を示す材料からなる高誘電率膜
と、この高誘電率膜を挟持する一対の電極膜とを有する
薄膜キャパシタにおいて、 前記高誘電率膜と前記電極膜との間に一般式（Ｂｉ
2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表されるビスマス層状
化合物で形成された薄膜を設けたことを特徴とする薄膜
キャパシタ。（式中、Ａは＋１、＋２および＋３価から
選ばれる価数のイオンであり、Ｂは＋４、＋５および＋
６価から選ばれる価数のイオンであり、ｍは１〜５の正
の整数を表し、かつＡm-1ＢmＯ3m+1の価数が−２価にな
るようにＡおよびＢの価数とｍが選ばれる。） - 【請求項４】 請求項１〜３のいずれかに記載の薄膜キ
ャパシタを用いた集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08301808A JP3123448B2 (ja) | 1996-11-13 | 1996-11-13 | 薄膜キャパシタ |
| KR1019970059529A KR19980042343A (ko) | 1996-11-13 | 1997-11-12 | 유전율의 감소가 방지될 수 있는 박막 캐패시터 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08301808A JP3123448B2 (ja) | 1996-11-13 | 1996-11-13 | 薄膜キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144867A JPH10144867A (ja) | 1998-05-29 |
| JP3123448B2 true JP3123448B2 (ja) | 2001-01-09 |
Family
ID=17901417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08301808A Expired - Fee Related JP3123448B2 (ja) | 1996-11-13 | 1996-11-13 | 薄膜キャパシタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3123448B2 (ja) |
| KR (1) | KR19980042343A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454582B1 (ko) * | 1999-01-15 | 2004-10-28 | 오리온전기 주식회사 | 저온 동시 소성 세라믹 커패시터 및 그 제조 방법 |
| JP2002075783A (ja) * | 2000-08-25 | 2002-03-15 | Alps Electric Co Ltd | 温度補償用薄膜コンデンサ |
| CN1974472B (zh) * | 2001-08-28 | 2010-06-16 | Tdk株式会社 | 薄膜电容元件用组合物、绝缘膜、薄膜电容元件和电容器 |
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