KR20010014838A - 실리콘상의 비결정성 유전체 커패시터 - Google Patents

실리콘상의 비결정성 유전체 커패시터 Download PDF

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KR20010014838A
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포만 제프리 엘
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Abstract

본 발명은 퍼로브스카이트형 산화물의 비결정성 또는 저온막을 사용하여 매우 낮은 누설을 보이고 적절히 높은 유전 상수를 나타내는 고정전 용량 커패시터 및 게이트 절연체에 관한 것으로서, 그 퍼로브스카이트형 산화물은 바륨 티탄산염, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염(BST), 납 티탄산염, 납 지르콘산 티탄산염, 납 란탄 지르코늄 티탄산염, 바륨 란탄 티탄산염 및 바륨 지르코늄 티탄산염과 같은 티탄산염계 물질과, 란탄 알루미늄산염 및 이트륨 알루미늄산염과 같은 알루미늄산염과, 납 마그네슘 니오븀산염, 리튬 니오븀산염, 리튬 탄탈산염, 칼슘 탄탈륨 니오븀산염, 스트론튬 알루미늄 탄탈산염 및 칼슘 탄탈륨 니오븀산염과 같은 니오븀산염 또는 탄탈륨산염계 물질과, 바륨 스트론튬 니오븀산염, 납 바륨 니오븀산염, 바륨 티타늄 니오븀산염과 같은 텅스텐-청동계 물질과, 그리고 스트론튬 창연 탄탈륨산염, 창연 티탄산염과 같은 Bi 층의 퍼로브스카이트계 물질을 포함하며, 약 450 ℃ 또는 그 미만의 온도에서 실리콘 표면 상에 직접 디포지션된다.

Description

실리콘상의 비결정성 유전체 커패시터{AMORPHOUS DIELECTRIC CAPACITORS ON SILICON}
본 발명은 고정전 용량 커패시터에 관한 것으로서, 더 구체적으로 말하자면 실리콘상에 직접 형성되는 커패시터 내에서 유전체로 사용될 수 있는, 높은 유전 상수의 비결정성(amorphous)(또는 저온) 상태인 박막 물질에 관한 것이다. 이러한 구조는 다이나믹 랜덤 액세스 메모리(dynamic random access memory;DRAM) 내의 커패시터, 트랜지스터 내의 게이트 유전체(gate dielectrics) 및 감결합 커패시터(decoupling capacitor)에 유용하다. 또한, 본 발명은 게이트 유전체 물질에 관한 것으로서, 더 구체적으로 말하자면 트랜지스터 내의 게이트 유전체로 사용될 수 있는 비결정성(또는 저온) 상태인 높은 유전 상수의 박막 물질에 관한 것이다.
유전체 물질이 고밀도 회로에 사용되는 경우로는 DRAM 내의 커패시터, 트랜지스터 내의 게이트 유전체 및 감결합 커패시터가 있다. 통상적으로, 이러한 구조의 유전체 물질로는 이산화 규소(SiO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3) 또는 이 물질들의 임의의 화합물이 사용된다. 이러한 유전체 물질의 유전 상수는 통상 9.0 또는 그 이하이다. 오늘날, 회로가 더욱 소형화되어 감에 따라, 이에 사용되는 유전체 물질은 그 소형화에 대한 요구를 충족시키기 위하여 더욱 얇아져야만 한다. 이러한 오늘날의 회로에 얇고 유전 상수가 낮은 물질을 사용하게 되면, 그 물질로 인해 회로가 누설 회로(leaky circuit)로 되기 때문에 좋지 않다. 따라서, 이러한 회로에 사용되는 유전체 물질의 유전 상수를 증가시킬 수 있다면 좋을 것이다.
공지된 높은 유전 상수의 물질로는 바륨 티탄산염, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염(BST), 납 티탄산염, 납 지르콘산 티탄산염, 납 란탄 지르코늄 티탄산염, 바륨 란탄 티탄산염 및 바륨 지르코늄 티탄산염과 같은 티탄산염계 물질과, 란탄 알루미늄산염 및 이트륨 알루미늄산염과 같은 알루미늄산염과, 납 마그네슘 니오븀산염, 리튬 니오븀산염, 리튬 탄탈산염, 칼슘 탄탈륨 니오븀산염, 스트론튬 알루미늄 탄탈산염 및 칼슘 탄탈륨 니오븀산염과 같은 니오븀산염 또는 탄탈륨산염계 물질과, 바륨 스트론튬 니오븀산염, 납 바륨 니오븀산염, 바륨 티타늄 니오븀산염과 같은 텅스텐-청동계 물질과, 그리고 스트론튬 창연 탄탈륨산염, 창연 티탄산염과 같은 Bi 층의 퍼로브스카이트계(perovskite system) 물질을 포함하는 퍼로브스카이트형(perovskite-type) 산화물의 결정형이 있다. 이러한 결정질의 퍼로브스카이트형 산화물은 유전 상수가 약 200 이상이지만, 디포지션(deposition)되는 온도가 약 500 ℃ 이상이다. 위 물질을 이러한 고온에서 실리콘상에 직접 디포지션한다면, 그 접촉면에서의 소자의 성능이 경감될 것이다. 또한, 결정 입계(grain boundary) 누설 경로 및 낮아진 장벽 높이로 인해 소자의 누설이 높아질 수 있다.
이러한 종래 유전체 물질의 단점을 비추어 볼 때, 실리콘상에 직접 디포지션될 수 있는 새로운 유전체 물질이 필요하다는 것을 알 수 있을 것이다. 이 새로운 유전체 물질은 현재 당업계에서 사용되고 있는 유전체 물질에 비해 누설이 적고 유전 상수가 약 10 이상이어야만 한다.
본 발명의 제1 목적은 실리콘상에 커패시터를 형성하는 데 사용될 수 있는 박막 유전체 물질 또는 게이트 유전체 물질로서의 박막 유전체 물질을 제공하는 것이다.
본 발명의 제2 목적은 SiO2(ε= 4), Si3N4(ε= 7) 및 Al2O3(ε= 8)와 같은 종래 유전체 물질 보다 유전 상수가 더 크고 CMOS(complimentary metal oxide semiconductor) 공정에 적합한 박막 유전체 물질을 제공하는 것이다.
본 발명의 제3 목적은 누설 전류가 1 A/㎠ 이하, 양호하게는 1×10-4A/㎠ 이하 정도로 낮으며, 함께 사용되는 전극 물질과 잘 부합하는 박막 유전체 물질을 제공하는 것이다.
이러한 목적 및 기타 목적 및 장점은 박막 유전체 물질로서 비결정성(또는 저온) 상태의 물질을 사용함으로써 달성된다. 특히, 본 발명의 하나의 실시예는 비결정성(또는 저온) 상태인 박막 물질을 사용하여 형성되는 고정전 용량 커패시터(1 nF/㎟ 또는 그 이상)에 관한 것이다. 이러한 유전체 물질은 계면층(interfacial layer)의 형성을 최소화하고 소자의 성능을 저감시키는 결정 입계를 최소화하면서 실리콘의 상부에 직접 형성될 수 있다.
본 발명의 또 다른 실시예는 트랜지스터 내의 게이트 유전체 물질로서 비결정성(또는 저온) 상태인 물질의 박막으로 구성되는 게이트 전극 절연체에 관한 것이다.
CMOS 공정의 후반부와, BEOL 구조 및 유기 FET와 같은 적용에 있어서, 주위 온도는 500 ℃ 미만으로 낮아야만 하므로, 본 발명의 신규한 커패시터 및 트랜지스터는 그 온도 이하로 유지하기 위해 저온 디포지션 및 어닐링(annealing) 공정을 사용한다. 이러한 저온 공정은 비결정성(또는 저온) 상태의 유전체 물질이 형성되도록 한다. 예컨대, 바륨 스트론튬 티탄산염의 저온(또는 비결정성) 상태에서의 유전 상수가 약 25 까지로 결정되었는데, 이 값은 회로에 사용되는 통상의 유전체의 유전 상수보다 훨씬 높은 것이다. 기타 납 란탄 티탄산염과 같은 퍼로브스카이트형 산화물은 비결정성 상태에서 훨씬 더 큰 유전 상수를 가진다. 또한, 이러한 특정 형태의 저온 유전체를 사용하여 형성되는 커패시터 및 트랜지스터는 누설이 작고 좋은 부합성을 나타낸다.
더욱 구체적으로, 본 발명은 고정전 용량 커패시터 또는 게이트 절연체의 제조에 사용될 수 있는, 유전 상수가 10 보다 큰 비결정성 박막 유전체 물질을 제공한다. 본 명세서에서 "비결정성(amorphous)"이란 용어는 규칙적인 결정 구조(odered crystal structure)가 아닌 물질을 지칭한다. 이는 고도로 규칙적인 결정 구조가 관찰되는 물질의 결정 상태와는 상이하다.
일반적으로, 본 발명의 구조는 바륨 티탄산염, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염, 납 티탄산염, 납 지르콘산 티탄산염, 납 란탄 지르코늄 티탄산염, 바륨 란탄 티탄산염 및 바륨 지르코늄 티탄산염과 같은 티탄산염계 물질을 포함하는 퍼로브스카이트형 산화물과, 란탄 알루미늄산염 및 이트륨 알루미늄산염과 같은 알루미늄산염과, 납 마그네슘 니오븀산염, 리튬 니오븀산염, 리튬 탄탈산염, 칼슘 탄탈륨 니오븀산염, 스트론튬 알루미늄 탄탈산염 및 칼슘 탄탈륨 니오븀산염과 같은 니오븀산염 또는 탄탈륨산염계 물질과, 바륨 스트론튬 니오븀산염, 납 바륨 니오븀산염, 바륨 티타늄 니오븀산염과 같은 텅스텐-청동계 물질과, 그리고 스트론튬 창연 탄탈륨산염, 창연 티탄산염과 같은 Bi 층의 퍼로브스카이트계 물질로 이루어진 군으로부터 선택된 최소한 비결정성 또는 저온 상태인 유전체 물질을 포함한다. 본 발명의 비결정성 상태의 유전체 물질은 약 450 ℃ 이하의 저온 디포지션 및 어닐링 공정을 사용하여 형성된다.
본 발명에 따른 커패시터의 제조 방법은
(a) 실리콘, 실리콘 함유 물질, 반도체 유기 물질 또는 반도체 무기 물질과 같은 반도체 물질로 형성되는 하부 반도체 전극을 제공하는 단계와,
(b) 하부 반도체 전극 상부면상에 비결정성(또는 저온) 상태인 높은 유전 상수 물질(ε가 10 이상임)을 형성하는 단계와,
(c) 비결정성 유전 물질의 유전 상수뿐만 아니라 그 품질도 향상시키는 데 유효한 온도에서 비결정성 유전 물질을 어닐링하는 단계와,
(d) 어닐링된 유전체 물질 상에 상부 전도성 전극을 형성하는 단계로 이루어진다.
본 발명의 추가 선택 실시예에 있어서, 상기 방법은
(e) 상기 상부 전도성 전극에 패시베이팅 코팅(passivating coating)을 적용하는 단계를 더 포함한다.
본 발명의 또 다른 특징에 있어서, 본 발명의 비결정성인 높은 유전 상수의 물질을 포함하는 트랜지스터의 제조 방법은
(a) Si와 같은 반도체 전극으로 구성된 구조상에 비결정성인 높은 유전 상수의 물질을 형성하는 단계와,
(b) 비결정성 유전체 물질의 유전 상수뿐만 아니라 그 품질도 향상시키는 데 유효한 온도에서 비결정성인 높은 유전 상수의 물질을 어닐링하는 단계와,
(c) 상기 어닐링된 유전체 물질상에 게이트 도체(gate conductor)를 형성하는 단계로 이루어진다.
이 방법의 추가 선택 실시예에 있어서, 상기 방법은
(d) 상기 게이트 도체상에 패시베이팅 코팅을 적용하는 단계를 더 포함한다.
도 1은 용량성 소자(capacitive element)로서 비결정성(amorphous)(또는 저온) 상태인 높은 유전 상수의 물질을 사용한 본 발명에 따른 커패시터의 단면도.
도 2는 게이트 절연체(gate insulator)로서 비결정성 상태인 높은 유전 상수의 물질을 사용한 본 발명에 따른 트랜지스터의 게이트 영역(gate region)의 단면도.
* 도면의 주요부에 대한 부호의 설명 *
10: 실리콘 웨이퍼
20: 하부 Si 함유 전극
30: 비결정성 상태인 높은 유전 상수의 유전체 물질
40: 상부 전도성 전극
이하에서는, 첨부된 도면을 참조하여, 고정전 용량 커패시터 또는 게이트 절연체의 제조에 사용되는 유전 상수가 10 보다 큰 비결정성 박막 유전체 물질에 관한 본 발명을 더욱 구체적으로 설명한다. 도면의 각 도면 부호는 동일한 소자 및/또는 해당 소자를 설명하는 데 사용할 것이다.
도 1은 본 발명에 따른 커패시터의 단면도로서, 실리콘 웨이퍼(10)상에서 귀금속(noble metal), 귀금속 산화물, 전도성 산화물 또는 이들의 화합물인 상부 전도성 전극(40)과 고농도로 도핑된(heavily doped) 폴리실리콘인 하부 Si 함유 전극(20) 사이에 비결정성(또는 저온) 상태인 높은 유전 상수의 물질(30)이 개재(介在)되어 있다. 또한, 기타 반도체도 가능하다.
한편, 도 2는 본 발명에 따른 트랜지스터의 게이트 영역의 단면을 도시하고 있다. 구체적으로, 도 2에 도시된 게이트 구조는 하부 반도체 전극(50)과, 이 반도체 전극상에 형성된 비결정성 상태인 높은 유전 상수의 물질(30) 및 이 비결정성 상태인 높은 유전 상수 물질상에 형성된 게이트 전극으로 구성된다. 그 반도체 전극은 실리콘, 실리콘 함유 물질, 반도체 유기 물질 또는 반도체 무기 물질과 같은 물질일 수 있으며, 도핑 또는 전기장을 인가함으로써 전도성으로 될 수 있다. 게이트 전극은 위에서 설명한 상부 전도성 전극(40) 또는 도핑된 폴리실리콘과 같은 전도성 물질 중 하나이다. 비록 이 두 도면에 도시하지는 않았지만, 통상의 무기성 또는 유기성 유전체 물질을 포함하는 패시베이팅 코팅을 상부층, 즉 상부 전도성 전극(40) 또는 게이트 도체(60)상에 형성할 수 있다.
도 1 및 도 2에 도시된 구조는 비결정성 상태인 높은 유전 상수의 물질을 제외하고는 당업계에 공지된 통상의 물질로 구성된 것이다. 또한, 이러한 구조는 비결정성 상태인 높은 유전 상수 물질의 구성을 제외하고는 당업계에 공지된 통상의 방법을 사용하여 형성될 수 있다. 따라서, 통상의 물질 및 제조 공정에 관한 구체적인 설명은 본 명세서에 기재하지 않았다. 그 대신, 이하에서는 비결정성 상태인 높은 유전 상수의 물질과 그 제조 방법을 중점적으로 설명한다.
본 발명에 따른 비결정성 상태인 높은 유전 상수의 박막 물질은 원소 주기율표(CAS 버젼)상의 IVB족(Ti, Zr 또는 Hf), VB족(V, Nb 또는 Ta), VIB족(Cr, Mo 또는 W), VIIB족(Mn 또는 Re), IIIA족(Al, Ga 또는 In) 또는 IB족(Cu, Ag 또는 Au)으로부터 선택된 최소한 하나의 금속과 약 1 내지 약 3의 양의 형식 전하(formal charge)를 갖는 최소한 하나의 추가 양이온(cation)을 함유하는 하나의 산성 산화물을 포함하는 물질인 퍼로브스카이트형 금속 산화막으로 구성된다. 이러한 퍼로브스카이트형 산화물은 반드시 그런 것을 아니지만 대체적으로 그 일반식이 ABO3이며, 여기서 A는 전술한 양이온 중 하나이고 B는 전술한 금속 중 하나이다.
본 발명에 사용될 수 있는 적절한 퍼로브스카이트형 산화물로는 바륨 티탄산염, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염, 납 티탄산염, 납 지르콘산 티탄산염, 납 란탄 지르콘산 티탄산염, 바륨 란탄 티탄산염 및 바륨 지르코늄 티탄산염과 같은 티탄산염계 물질과, 란탄 알루미늄산염 및 이트륨 알루미늄산염과 같은 알루미늄산염과, 납 마그네슘 니오븀산염, 리튬 니오븀산염, 리튬 탄탈산염, 칼슘 탄탈륨 니오븀산염, 스트론튬 알루미늄 탄탈산염 및 칼슘 탄탈륨 니오븀산염과 같은 니오븀산염 또는 탄탈륨산염계 물질과, 바륨 스트론튬 니오븀산염, 납 바륨 니오븀산염, 바륨 티타늄 니오븀산염과 같은 텅스텐-청동계 물질과, 그리고 스트론튬 창연 탄탈륨산염, 창연 티탄산염과 같은 Bi 층의 퍼로브스카이트계 물질을 포함하지만 이에 제한되지 않는다.
본 발명에 사용되는 퍼로브스카이트형 산화물은 반드시 비결정성 또는 저온 상태여야 하며, 퍼로브스카이트형 산화물의 결정화 온도 이하의 온도에서 작용 가능한 적절한 디포지션 공정으로 형성된다. 통상적으로, 그 디포지션 온도는 약 450℃ 이하이다.
본 발명에 따른 비결정성 또는 저온 상태의 박막 유전체 물질의 형성에 사용될 수 있는 적절한 디포지션 공정으로는 금속 유기 분해, 졸-겔(sol-gel)을 포함하는 금속 유기 화학적 용착(chemical solution deposition; CSD) 공정 및 발산(evaporation), 스퍼터링(sputtering) 및 펄스 레이져 디포지션(pulsed laser deposition)을 포함하는 물리적 증착(physical vapor deposition; PVD) 공정뿐만 아니라 플라즈마 보조(plasma assited) 화학적 증착(chemical vapor deposition; CVD), 고농도 플라즈마 CVD와 같은 화학적 증착 공정을 포함하지만 이에 제한되지 않는다.
본 발명의 비결정성 상태인 높은 유전 상수의 물질을 형성하는 데 사용되는 물질에 관한 구체적인 설명은 본 명세서의 일부를 이루고 1999년 1월 4일에 출원된 본 출원인의 미국 특허 출원 제09/225,526호에 기재되어 있다. 본 발명의 비결정성 유전체 물질은 단일 산화물(single oxide) 물질 또는 다중 산화물(multi-oxide) 화합물을 포함할 수 있다는 것을 주의하기 바란다.
본 발명의 비결정성 또는 저온 상태의 박막 유전체 물질을 형성하는 데 포스트 디포지션 어닐링(post deposition annealing) 공정을 사용할 수 있다. 비결정성 또는 저온 상태의 박막 유전체 물질의 형성에 사용되는 어닐링 공정은 디포지션된 막의 유전 상수를 증가시킬 뿐만 아니라 그 막의 품질을 향상시키는 데에도 유효한 온도에서 행해진다. 구체적으로, 그 어닐링 공정은 약 0.1 내지 3 시간 동안에 약 150 ℃ 내지 약 450 ℃의 온도에서 수행된다. 통상적으로, 산소, N2O 및 O3, 또는 산화 가스의 혼합물 자체 또는 공기와 같은 비활성 기체를 더 첨가한 그 혼합물이 어닐링 공정에 사용된다.
그러나, 비결정성 또는 저온 박막 유전체 물질의 형성에 사용되는 정확한 조건은 특정 사용 기술에 따라 변할 수 있다. 유일한 임계적 제한은 디포지션 및 어닐링 온도가 퍼로브스카이트형 산화물의 결정화 온도 이하로 되어야 한다는 것이다.
본 명세서에서 사용되는 "박막(thin film)"이란 용어는 디포지션 공정으로 퍼로브스카이트형 산화물의 비결정성 또는 저온 상태인 고도로 동형인(highly conformal) 층을 약 15 nm 내지 약 2000 nm의 두께로 제공한다는 것을 가리킨다. 더욱 양호하게는, 본 발명의 비결정성 또는 저온 박막 유전체 물질의 두께는 약 1 nm 내지 200 nm의 범위 내이다.
전술한 바와 같이, 본 발명의 비결정성 또는 저온 박막 유전체 물질의 유전 상수 ε는 약 10 이상이다. 더욱 양호하게는, 본 발명의 비결정성 또는 저온 박막 유전체 물질의 유전 상수는 약 10 내지 약 50이다. 비록 본 발명의 비결정성 또는 저온 박막 유전체 물질의 유전 상수가 그 물질의 해당 결정화 상태 보다 더 낮지만, 본 발명의 비결정성 또는 저온 박막 유전체 물질의 유전 상수는 대부분의 집적 회로에 사용되는 통상의 실리콘의 산화물 또는 질화물 보다 훨씬 더 높다.
다음의 실시예는 본 발명의 범위를 예시하기 위한 것이다. 이 실시예는 단순한 예시용으로 본 발명은 이에 제한되지 않는다.
실시예
이하에서는 본 발명에 따른 비결정성 또는 저온 박막 유전체 물질을 화학적 용착으로 제조한 경우를 설명한다. 질소 교반(nitrogen with stirring) 하에서, 0.035 몰의 바륨 메톡시에톡사이드(methoxyethoxide), 0.015 몰의 스트론튬 메톡시에톡사이드 및 0.050 몰의 티타늄 메톡시에톡사이드를 2-메톡시에탄올과 함께 용해하였다. 이 용액을 상온에서 하룻밤 동안 교반시키고, 여과하여, 250 ml 용적 플라스크 내의 표시선까지 희석시켰다. Ba0.7Sr0.3Ti 메톡시에톡사이드 원액의 1 부분을 이소판올의 일부로 희석시켜 스핀 용액(spin solution)을 만들었다. 이 스핀 용액을 주사기에 채우고, 0.45 ㎛ 및 0.1 ㎛의 워트먼지(Whatman) 주사기 필터를 부착시켰다. 이 용액을 고농도로 도핑된 p 형 붕소 도핑 실리콘 기판상에 이 기판이 완전히 젖을 때까지 주사하였다. 그 다음, 이 기판을 2500 rpm으로 약 30 초 동안 회전시켰다. 코팅된 기판을 화로 내의 산소 환경(oxygen atmosphere) 속에서 400 ℃로 5 분 내지 10 분 동안 구웠다. 이 공정을 반복하여 2 층 및 3 층의 막을 만들었다.
그 다음, Pt 상부 전극을 비결정성 바륨 스트론튬 티탄산염의 상부에서 발산에 의한 디포지션하였다. 그 결과적인 45 nm 두께의 2 층의 막은 1 V의 전압에서 누설 전류가 10-5A/㎠이고 유전 상수가 13이 되었다. 그 결과적인 77 nm 두께의 3 층 막은 1 V의 전압에서 누설 전류가 10-7A/㎠이고 유전 상수가 19가 되었다. 코팅된 기판을 화로 내의 산소 환경(oxygen atmosphere) 속에서 400 ℃로 30 분 동안 구운 것을 제외하고는 상기 공정과 모두 동일한 공정으로 또 다른 2 층의 막을 만들었다. 그 결과적인 580 nm 두께의 두꺼운 막은 1 V의 전압에서 누설 전류가 10-6A/㎠이고 유전 상수가 21이 되었다.
비록 본 발명을 바람직한 실시예에 관하여 설명하였지만, 당업자라면 본 발명의 정신 및 범위를 벗어남이 없이, 형태 및 세부 사항의 전술한 변경 및 기타 변경이 가능할 것이다.
본 발명에 따르면, 종래 유전체 물질 보다 유전 상수가 더 크고, 누설 전류가 작고, CMOS 공정에 적합하며, 함께 사용되는 전극 물질과 잘 부합하는 박막 유전체 물질을 제공할 수 있다.

Claims (16)

  1. 커패시터에 있어서,
    실리콘 함유(silicon-containing) 전극상에 직접 디포지션(deposition)되며, 유전 상수가 10 또는 그 이상인 비결정성(amorphous) 유전체 물질을 포함하는 커패시터.
  2. 제1항에 있어서, 상기 비결정성 유전체 물질은 약 450 ℃ 또는 그 미만의 온도에서 제조되는 커패시터.
  3. 제1항에 있어서, 상기 비결정성 유전체 물질은 약 1 nm 내지 약 2000 nm 두께의 박막인 커패시터.
  4. 제1항에 있어서, 상기 비결정성 유전체 물질은 일반식이 ABO3이며, 여기서 B는 원소 주기율표상의 IVB족, VB족, VIB족, VIIB족, IIIA족 및 IB족의 금속 중 하나를 포함하는 최소한 하나의 산성 산화물이고, A는 약 1 내지 약 3의 양의 형식 전하(positive formal charge)를 갖는 최소한 하나의 추가적인 양이온인 퍼로브스카이트형(perovskite-type) 산화물인 커패시터.
  5. 제4항에 있어서, 상기 비결정성 유전체 물질은 티탄산염(titanate), 니오븀산염(niobate), 알루민산염(aluminate) 또는 탄탈산염계(tantalte system) 물질, 텅스텐-청동계 물질 또는 Bi-층계(Bi-layered system) 물질인 커패시터.
  6. 제5항에 있어서, 상기 비결정성 유전체 물질은 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 납 지르코늄 티탄산염, 바륨 지르코늄 티탄산염, 탄탈 티탄산염, 납 란란 티탄산염, 바륨 스트론튬 니오븀산염, 바륨 란탄 티탄산염, 란탄 알루민산염, 이트륨 알루민산염, 스트론튬 알루미늄 탄탈산염 또는 바륨 티탄 니오븀산염인 커패시터.
  7. 제1항에 있어서, 상기 비결정성 유전체 물질 위에 상부 전도성 전극을 형성한 커패시터.
  8. 제7항에 있어서, 상기 상부 전도성 전극은 귀금속, 귀금속 산화물, 전도성 산화물 및 그들의 혼합물로 이루어진 군으로부터 선택되는 전도성 물질로 이루어진 것인 커패시터.
  9. 제7항에 있어서, 상기 상부 전도성 전극 위에 패시베이팅층(passivating layer)을 형성한 커패시터.
  10. 실리콘 함유 물질상에 직접 디포지션되며, 유전 상수가 10 또는 그 이상인 비결정성 유전체 물질을 포함하는 커패시터를 제조하는 방법에 있어서,
    (a) Si 또는 Si 함유 물질로 형성되는 하부 전극을 제공하는 단계와,
    (b) 상기 하부 전극상에 비결정성 유전체 물질을 형성하는 단계와,
    (c) 상기 비결정성 유전체 물질을 이 물질의 유전 상수 및 품질(quality)을 향상시키는 데 유효한 온도에서 어닐링(annealing)하는 단계와,
    (d) 상기 어닐링된 비결정성 유전체 물질상에 상부 전도성 전극을 형성하는 단계
    를 포함하는 커패시터 제조 방법.
  11. 제10항에 있어서, 상기 단계 (b) 및 (c)는 약 450 ℃ 또는 그 미만의 온도에서 수행되는 커패시터 제조 방법.
  12. 제10항에 있어서, 상기 단계 (b)는 화학적 증착(chemical vapor deposition), 플라즈마 보조(plasma assisted) 화학적 증착, 저압 화학적 증착, 고밀도 플라즈마 화학적 증착, 금속 유기 분해, 졸-겔(sol-gel), 발산(evaporation), 스퍼터링(sputtering), 또는 펄스 레이져 디포지션(pulsed laser deposition)에 의해 수행되는 커패시터 제조 방법.
  13. 제10항에 있어서, (e) 상기 상부 전도성 전극 위에 패시베이팅층을 형성하는 단계를 더 포함하는 커패시터 제조 방법.
  14. 트랜지스터에 사용되는 게이트 절연체(gate insulator)에 있어서,
    유전 상수가 10 또는 그 이상인 비결정성 유전체 물질로 이루어진 게이트 절연체.
  15. 게이트 절연체로서 비결정성 유전체 물질을 포함하는 트랜지스터를 제조하는 방법에 있어서,
    (a) 반도체 전극을 포함하는 구조상에 유전 상수가 10 또는 그 이상인 비결정성 유전 물질을 형성하는 단계와,
    (b) 상기 비결정성 유전체 물질을 이 물질의 유전 상수 및 품질을 향상시키는 데 유효한 온도에서 어닐링하는 단계와,
    (c) 상기 어닐링된 비결정성 유전체 물질상에 게이트 도체(gate conductor)를 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  16. 제15항에 있어서, 상기 반도체 전극은 실리콘, 실리콘 함유 물질, 반도체 유기 물질 또는 반도체 무기 물질인 것인 트랜지스터 제조 방법.
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