JPH04370967A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04370967A JPH04370967A JP3148539A JP14853991A JPH04370967A JP H04370967 A JPH04370967 A JP H04370967A JP 3148539 A JP3148539 A JP 3148539A JP 14853991 A JP14853991 A JP 14853991A JP H04370967 A JPH04370967 A JP H04370967A
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- film
- electrode
- high dielectric
- oxide film
- electrodes
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- Pending
Links
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電体膜を用いたＤ
−ＲＡＭの電気容量記憶部の構造及び材料構成に関する
。
−ＲＡＭの電気容量記憶部の構造及び材料構成に関する
。
【０００２】
【従来の技術】従来、半導体基板に対してほぼ平行に形
成された２つの電極間に高誘電体膜を形成した半導体記
憶装置はあった。
成された２つの電極間に高誘電体膜を形成した半導体記
憶装置はあった。
【０００３】又、白金電極間等にチタン酸ジルコニュウ
ム鉛やチタン酸バリュウム等のセラミック強誘電体膜を
形成した半導体記憶装置はあった。
ム鉛やチタン酸バリュウム等のセラミック強誘電体膜を
形成した半導体記憶装置はあった。
【０００４】
【発明が解決しようとする課題】しかし、上記従来技術
によると、集積度が向上しない事や、電気容量体記憶部
にリーク電流が発生する等の課題があった。
によると、集積度が向上しない事や、電気容量体記憶部
にリーク電流が発生する等の課題があった。
【０００５】本発明は、かかる従来技術の課題を解決し
、高集積で、また、電気容量体記憶部からのリーク電流
等の発生しない半導体記憶装置を提供する事を目的とす
る。
、高集積で、また、電気容量体記憶部からのリーク電流
等の発生しない半導体記憶装置を提供する事を目的とす
る。
【０００６】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成する為に、本発明は２つの電極間に挟まれた
高誘電体膜を電気容量記憶部としたＤ−ＲＡＭ半導体記
憶装置に関し、（１） 少なくとも、半導体基板に対
してほぼ垂直に形成した２つの電極関に高誘電体膜を形
成する手段を取る事、及び、叉は、（２）少なくとも、
１つの電極表面に酸化膜を形成する手段を取る事、及び
、叉は、（３） 高誘電体膜をアモルファス モリブ
デン酸ガドリュウム膜と成す手段を取る事、等の手段を
取る。
目的を達成する為に、本発明は２つの電極間に挟まれた
高誘電体膜を電気容量記憶部としたＤ−ＲＡＭ半導体記
憶装置に関し、（１） 少なくとも、半導体基板に対
してほぼ垂直に形成した２つの電極関に高誘電体膜を形
成する手段を取る事、及び、叉は、（２）少なくとも、
１つの電極表面に酸化膜を形成する手段を取る事、及び
、叉は、（３） 高誘電体膜をアモルファス モリブ
デン酸ガドリュウム膜と成す手段を取る事、等の手段を
取る。
【０００７】
【実施例】以下、実施例により本発明を詳述する。
【０００８】図１は、本発明の一実施例を示す半導体記
憶装置の要部の断面図である。すなわち、半導体基板１
の表面にはゲート酸化膜２、ゲート電極３、フィールド
酸化膜４、ソース拡散層５、ドレイン拡散層６、及び層
間絶縁膜７等から成るＭＯＳ型ＦＥＴから成る半導体装
置が通例の半導体の製造方法により製作されると共に、
該半導体装置の表面に通例の方法によりポリシリコン或
はアルミニュム等から成る第１の電極８、第２の電極９
、第３の電極１０等が形成されて成り、該電極等の表面
には酸化膜１１が形成されて成り、更にその表面には高
誘電体膜１２が形成されて成る。
憶装置の要部の断面図である。すなわち、半導体基板１
の表面にはゲート酸化膜２、ゲート電極３、フィールド
酸化膜４、ソース拡散層５、ドレイン拡散層６、及び層
間絶縁膜７等から成るＭＯＳ型ＦＥＴから成る半導体装
置が通例の半導体の製造方法により製作されると共に、
該半導体装置の表面に通例の方法によりポリシリコン或
はアルミニュム等から成る第１の電極８、第２の電極９
、第３の電極１０等が形成されて成り、該電極等の表面
には酸化膜１１が形成されて成り、更にその表面には高
誘電体膜１２が形成されて成る。
【０００９】本発明の第１の要部は、第２の電極９と第
３の電極１０の構造にあり、該第２の電極９と第３の電
極１０とが０．１〜０．３ミクロンのギャップを持って
且つ該ギャップ部で両電極が半導体基板１の表面に対し
てほぼ垂直に形成されて電気容量体記憶部を構成する事
にあり、少なくとも該ギャップ部には高誘電体１２が形
成されて成る事を要する。
３の電極１０の構造にあり、該第２の電極９と第３の電
極１０とが０．１〜０．３ミクロンのギャップを持って
且つ該ギャップ部で両電極が半導体基板１の表面に対し
てほぼ垂直に形成されて電気容量体記憶部を構成する事
にあり、少なくとも該ギャップ部には高誘電体１２が形
成されて成る事を要する。
【００１０】本発明の第２の要部は、酸化膜１１にあり
、該酸化膜１１は第２の電極９或は第３の電極１０の少
なくとも何れか一方の少なくともギャップ部に形成され
て成る事を要する。該酸化膜は１から３ナノメータ厚の
シリコン酸化膜かアルミナ膜が用いられる。
、該酸化膜１１は第２の電極９或は第３の電極１０の少
なくとも何れか一方の少なくともギャップ部に形成され
て成る事を要する。該酸化膜は１から３ナノメータ厚の
シリコン酸化膜かアルミナ膜が用いられる。
【００１１】本発明の第３の要部は、高誘電体膜１２に
あり、該高誘電体膜１２はアモルファス モリブデン
酸ガドリュウムをスパッタ蒸着法やＣＶＤ法或はＭＯＣ
ＶＤ法等により形成する事ができる。
あり、該高誘電体膜１２はアモルファス モリブデン
酸ガドリュウムをスパッタ蒸着法やＣＶＤ法或はＭＯＣ
ＶＤ法等により形成する事ができる。
【００１２】
【発明の効果】本発明により、（１） 縦型電気容量
体記憶部構造は集積度の向上を計る事ができる効果があ
り、（２） 薄い酸化膜の形成は、記憶部のリーク電
流を減少する効果があり、（３） アモルファス
モリブデン酸ガドリュウム膜は誘電率１００以上の安定
な高誘電体膜を提供する事ができ、集積度の向上を計る
事が出来る効果もある、等の効果がある。
体記憶部構造は集積度の向上を計る事ができる効果があ
り、（２） 薄い酸化膜の形成は、記憶部のリーク電
流を減少する効果があり、（３） アモルファス
モリブデン酸ガドリュウム膜は誘電率１００以上の安定
な高誘電体膜を提供する事ができ、集積度の向上を計る
事が出来る効果もある、等の効果がある。
【図１】 本発明の一実施例を示す半導体記憶装置の
断面図である。
断面図である。
１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
４ フィールド酸化膜
５ ソース拡散層
６ ドレイン拡散層
７ 層間絶縁膜
８ 第１の電極
９ 第２の電極
１０ 第３の電極
１１ 高誘電体膜
Claims (3)
- 【請求項１】 ２つの電極間に挟まれた高誘電体膜を
電気容量記憶部としたいわゆるダイナミック・ランダム
・アクセス・メモリ（Ｄ−ＲＡＭ）半導体記憶装置にお
いて、少なくとも、半導体基板に対してほぼ垂直に形成
された２つの電極間に高誘電体膜が形成されて成る事を
特徴とする半導体記憶装置。 - 【請求項２】 ２つの電極間に挟まれた高誘電体膜を
電気容量記憶部としたいわゆるダイナミック・ランダム
・アクセス・メモリ（Ｄ−ＲＡＭ）半導体記憶装置にお
いて、少なくとも、１つの電極表面には酸化膜が形成さ
れて成る事を特徴とする半導体記憶装置。 - 【請求項３】 高誘電体膜を、アモルファス モリ
ブデン酸ガドリュウム膜と成す事を特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148539A JPH04370967A (ja) | 1991-06-20 | 1991-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148539A JPH04370967A (ja) | 1991-06-20 | 1991-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370967A true JPH04370967A (ja) | 1992-12-24 |
Family
ID=15455041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148539A Pending JPH04370967A (ja) | 1991-06-20 | 1991-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010014838A (ko) * | 1999-04-27 | 2001-02-26 | 포만 제프리 엘 | 실리콘상의 비결정성 유전체 커패시터 |
-
1991
- 1991-06-20 JP JP3148539A patent/JPH04370967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010014838A (ko) * | 1999-04-27 | 2001-02-26 | 포만 제프리 엘 | 실리콘상의 비결정성 유전체 커패시터 |
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