KR20000053449A - 반도체 장치 및 집적회로 디바이스 - Google Patents
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Abstract
집적회로 디바이스는 반도체 기판과 반도체 기판에 인접한 제 1 금속 산화물 층을 포함한다. 제 1 금속 산화물 층은 예를 들어 탄탈 산화물로 형성 가능하다. 산화 티탄이나, 산화 지르코늄이나, 산화 루테늄 등과 같은 비교적 고 유전상수를 갖는 산화물을 포함하는 제 2 산화 금속층은 반도체 기판과 대향하는 제 1 산화 금속층상에 형성되며, 질화 티탄 등과 같은 질화 금속층은 제 1 산화 금속층에 대향하는 산화 금속층상에 형성된다. 질화 금속층은 제 1 산화 금속층을 환원할 수 있는 금속을 포함한다. 따라서, 제 2 산화 금속층은 질화 금속층의 금속에 의한 제 1 산화 금속층의 환원을 실제적으로 차단한다.
Description
본 출원은 1999년 1월 13일자로 출원된 계속중인 가출원 제60/115,769호에 기초하고 있다.
본 발명은 집적회로의 분야에 관한 것으로써, 특히 유전체층을 가진 집적회로 디바이스에 관한 것이다.
통상, 산화 금속 반도체(MOS) 트랜지스터에 있어서, 이산화 실리콘의 얇은 층은 게이트 영역에서 성장된다. 산화 금속은 유전체로서 기능하는데, 유전체의 두께는 특히 산화 금속 아래에 있는 채널 영역에서 전하가 유도되도록 선택된다. 게이트는 집적회로 디바이스를 흐르는 전류의 흐름을 제어한다. 0.5m 이하의 기술에서, 아주 얇은 게이트 산화물이 초대규모 집적회로(ULSI, 칩당 1000만개 이상의 트랜지스터)용으로 사용된다.
또한, 다이내믹 랜덤 엑세스 메모리(DRAM) 등과 같은 고집적 메모리 디바이스들은 데이터 저장 캐패시터용으로 매우 얇은 유전체막을 필요로 한다. 이러한 요건과 부합하기 위해서는, 캐패시터 유전막 두께가 SiO2등가 두께인 2.5㎚ 이하이어야 한다. 종래의 SiO2혹은 Si3N4층 대신에 비교적 고유전율을 갖는 물질, 예를 들어 Ta2O5의 얇은층은 사용하면 양호한 성능을 얻는데 유용하다.
화학 기상 증착(CVD)된 Ta2O5막이 이러한 목적을 위한 유전체층으로서 사용 가능한데, 이는 Ta2O5의 유전상수가 종래의 Si3N4캐패시터의 유전상수의 약 3배이기 때문이다. 그러나, Ta2O5유전층과 관련된 한가지 결함은 원치않는 누설 전류 특성이다. 따라서, 비록 Ta2O5물질이 고유적으로 고유전 특성을 가질지라도,Ta2O5는 통상 누설 전류로 인해 좋지 않은 결과를 산출한다. 예를 들면, Park 등의 미국 특허 제 5,780,115호는 질화 티탄(TiN)으로 형성된 전극층을 가진 집적회로 캐패시터의 유전체로서 Ta2O5를 이용하고 있다. 그러나, 600℃ 이상의 온도에서 이러한 층으로 이루어진 구조는 TiN 층의 티탄이 탄탈 원소로 유전층의 Ta2O5를 환원하는 경향이 있으므로 안정성에 있어 문제가 있다.
도 1은 본 발명에 따른 집적회로 디바이스의 개략 단면도.
도 2는 본 발명에 따른 트랜지스터의 개략 단면도.
도 3은 본 발명에 따른 캐패시터의 개략 단면도.
도 4 내지 도 8은 본 발명의 제조 방법에 따른 단계들의 개략 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
9 집적회로 디바이스
10 반도체 기판
11 제 2 이산화 실리콘(SiO2)층
13 절연층
15 제 1 산화 금속층
17 제 2 산화 금속층
19 질화 금속층
전술한 내용을 감안해서, 본 발명의 목적은 저 누설, 고 품질 게이트, 또는 캐패시터 유전체를 제공하는 것이다.
본 발명의 또 다른 목적은 도체층의 금속에 의해서 유전체의 환원을 방지하는 것이다.
본 발명에 따른 목적, 특징, 이점은 기판과 인접한, 제 1 산화 금속층, 예를 들어 산화 탄탈 층과 반도체 기판에 대향하는 제 1 산화 금속층상의 제 2 산화 금속층을 포함하는 반도체 디바이스에 의해서 제공된다. 제 1 산화 금속층을 환원할 수 있는 금속을 포함하는 질화 금속층은 제 1 산화 금속층과 대향하는 제 2 산화 금속층상에 있다. 제 2 산화 금속층은 실제적으로 질화 금속층의 금속에 의한 제 1 산화 금속층의 환원을 차단한다.
제 1 산화 금속층은 5산화 탄탈일 수가 있고, 제 2 산화 금속층은 이산화 티탄이 바람직하다. 또한 제 2 산화 금속층은 이산화 지르코늄 또는 이산화 루테늄일 수 가 있고, 약 25 이상의 유전상수를 가지는 것이 바람직하다.
기판은 실리콘으로 이루어지며 제 1 산화 금속층 아래에 있는 채널 영역을 가져서 질화 금속층에 의해서 제공된 게이트와 결합하여 트랜지스터를 형성한다. 또한, 기판과 제 1 산화 금속층 사이의 산화 실리콘층이 존재하여 기판과 함께 계면에 인접한 거의 응력이 없는 영역과 계면을 형성한다. 대안으로, 집적회로 디바이스는 질화 금속층을 갖는 캐패시터를 형성하도록 제 1 산화 금속층과 기판 사이에 전도층, 예를 들어 금속층을 포함한다. 이러한 캐패시터는 전도층과 제 1 산화 금속층 사이에 있는 산화 실리콘층과 기판과 전도층 사이에 있는 절연층을 포함한다.
이후, 본 발명의 실시예를 도면을 참조하여 보다 상세히 설명하기로 한다. 그러나 본 발명은 많은 다른 형태들로 구현 가능하며 여기에서 기술하고 있는 실시예들에 한정되는 것은 아니며, 당업자라면 본 발명의 사상과 범위를 일탈하지 않는 다른 변경 및 수정이 가능함을 인지할 것이다.
도 1을 참조하여 본 발명에 따른 집적회로 디바이스(9)의 기본층에 대해서 설명하기로 한다. 집적회로 디바이스(9)는, 예를 들어 실리콘으로 제조된 기판(10)을 포함한다. 통상 이산화 실리콘인 절연층(13)이 기판(10)상에 배치된다. 다음에 집적회로 디바이스(9)는 제 1 산화 금속층(15)과 절연층(13) 상의 제 2 산화 금속층(17)을 포함한다. 제 1 산화 금속층(15)은 예를 들어 5산화 탄탈(Ta2O5)로 형성 가능하며, 제 2 산화 금속층(17)은 고 유전상수, 예를 들어 25 이상을 갖는 산화 금속을 포함한다. 이러한 고유전 산화 금속은 이산화 탄탈(Ta2O5)을 포함하며, 예를 들어 이산화 지르코늄(ZrO2)과 이산화 루테늄(RuO2)을 포함한다. 제 1 및 제 2 산화 금속층은 고합성 유전체 적층(18)을 형성한다.
집적회로 디바이스(9)는 제 2 산화 금속층(17) 위에 있는 질화 금속층(19)을 포함하고 있다. 질화 금속층(19)은 질화 티탄(TiN)으로 이루어지질 수 있으며, 티탄은 제 1 산화 금속층(15)의 산화 금속, 예들 들어 5산화 탄탈을 전술한 바와 같이 탄탈 원소로 절연파괴하거나 환원할 수가 있다. 그러나 고전율의 제 2 산화 금속층(17)은 실제적으로 질화 금속층(19)의 금속에 의한 제 1 산화 금속층의 산화 금속의 절연파괴 또는 환원을 차단한다. 이처럼 집적회로 디바이스(9)는 600℃ 이상의 온도에서 안정하며 고합성 유전체 적층(18)을 사용함으로써 터널링 또는 절연파괴없이 0.25m 이하의 규격의 디바이스를 제조 가능하게 한다.
또한, 집적회로 디바이스(9)는 제 2 이산화 실리콘(SiO2)층(11)을 포함하여 기판(10)과 절연층(13) 사이에서 평탄한 응력이 없는 계면을 형성한다. 계면은 절연층(13)과 기판(10)의 결함 밀도를 저하시키는 결함들을 트랩한다.
게이트 유전체로서 본 발명의 고합성 유전체 적층으로 구현된 트랜지스터(21)에 대해서 도 2를 참조하여 설명하기로 한다. 트랜지스터(21)는 당업자가 용이하게 알 수 있는 바와 같이 소스(33), 드레인(35), 채널 영역(37)을 가진 기판(22)을 포함한다. 채널 영역(37) 위에는 절연층(23)이 배치되어 있다. 트랜지스터는 제 1 및 제 2 산화 금속층(25,27)으로 이루어진 고합성 유전체 적층(31)을 포함한다. 제 1 산화 금속층(25)은 Ta2O5으로 형성 가능하며, 제 2 산화 금속층(27)은 TiO2, ZrO2, RuO2등과 같은 비교적 고유전 상수를 갖는 산화 금속을 포함한다.
트랜지스터(21)는 제 2 산화 금속층(27) 상의 질화 금속층(29)을 포함하고 있다. 질화 금속층(29)은 탄탈이 제 1 산화 금속층(25)의 산화 금속, 예를 들어 5산화 탄탈을 전술한 바와 같이 탄탈 원소로 절연파괴하거나 환원 가능한 TiN을 포함한다. 고유전체의 제 2 산화 금속층(27)은 실제적으로 질화 금속층(28)의 금속에 의한 제 1 산화 금속층(25)의 산화 금속의 절연 파괴나 환원을 차단한다.
트랜지스터는 또한 실제적으로 기판(22)과 절연층(23) 사이에 있는 평탄하고 응력이 없는 계면을 포함하고 있다. 이 계면은 도 1의 집적회로 디바이스와 관련해서 이후 설명되는 바와 같이 형성될 것이다.
다음에, 캐패시터 유전체로서 본 발명의 고합성 유전체 적층으로 구현된 MOS 캐패시터(41)에 대해서 도 3을 참조하여 설명하기로 한다. 캐패시터(41)는 당업자라면 용이하게 알 수 있는 바와 같이 기판(42)과, 제 1 절연층(51)과, 제 1 금속 전도층(53)을 포함하고 있다. 제 2 절연층(43)은 제 1 전도층(53)상에 배치된다. 캐패시터(41)는 제 1 및 제 2 산화 금속층(45,55)으로 구성된 고합성의 유전체 적층(55)을 포함한다. 제 1 산화 금속층(45)은 Ta2O5로 구성되고, 제 2 산화 금속층(47)은 TiO2, ZrO2, RuO2등과 같은 비교적 고유전 상수를 갖는 산화 금속을 포함한다.
캐패시터(41)는 TiN 등과 같은 질화 금속을 포함하는 제 2 금속 전도층(49)을 포함하며, 전술한 바와 같이 티탄이 제 1 산화 금속층(45)의 산화 금속을 절연파괴하거나 환원할 수 있다. 그러나, 고유전율의 제 2 산화 금속층(47)은 실제적으로 제 2 전도층(49)의 금속에 의한 제 1 산화 금속층(45)의 산화 금속의 절연파괴 또는 환원을 차단한다.
고합성 유전체 적층을 포함하는 도 1의 집적회로 디바이스(9) 등과 같은 집적 장치의 제조 방법에 관한 설명을 도 4 내지 8을 참조하여 설명하기로 한다. 도 4에 도시한 바와 같이, 실리콘 기판(10)이 제공되어 실리콘 기판 위에 절연층(13)이 성장되거나 증착된다. 상기한 바와 같이, 이 절연층은 통상 SiO2이다. 다음에 도 5에 도시한 바와 같이, Ta2O5등과 같은 제 1 산화 금속층(15)은 예를 들어 화학 기상법을 이용하여 증착된다. 다음에 도 6에 도시한 바와 같이 제 2 산화 금속층(17)이 증착된다. 전술한 바와 같이 제 2 산화 금속층(17)은 TiO2, ZrO2, RuO2등과 같은 비교적 고유전 상수를 갖는 산화 금속을 포함한다. 이러한 산화 금속은 TiO2이면 좋다.
제 1 및 제 2 산화 금속층(15,17)은 고합성 유전체 적층(18)으로 구성되어 있다. 또한, 이 고 유전체의 제 2 산화 금속층(17)이 도 8에 도시한 바와 같이 이어서 증착된 질화 금속층(19)의 금속에 의한 제 1 산화 금속층(15)의 산화 금속의 환원을 실제적으로 차단한 것이다.
또한, 도 7에 도시한 바와 같이, 제 2 이산화 실리콘층(11)은 질화 금속층(19)이 증착되기 전에 성장될 수가 있다. 이 제 2 이산화 실리콘층(11)은 산화 분위기에서 어닐링하는 동안에 절연층(13)과 제 1 및 2 산화 금속층(15,17)을 개재해서 산소를 확산함으로써 성장된다. 또한, 제 2 이산화 실리콘층(11)의 성장에 의해서 근평형 상태를 발생하게 하여, 우수한 구조적 특성을 산출한다. 이 제 2 이산화 실리콘층(11)을 성장함으로써 양호한 계면 및 전기적 특성을 갖는 응력이 없는 평탄한 계면이 산출된다.
당업자에게는 전술한 도면을 참조해서 설명한 개시 내용의 수정 및 다른 실시예들이 자명한 것이며, 본 발명의 범위가 이들 실시예에만 한정되는 것은 아니며 첨부된 청구범위내에 속하는 수정 및 실시예들이 가능함을 당업자는 인지할 것이다.
기판과 제 1 산화 금속층 사이의 산화 실리콘층이 존재하여 기판과 함께 계면에 인접한 거의 응력이 없는 영역과 계면을 형성한다.
Claims (29)
- 반도체 장치로서,반도체 기판과,상기 반도체 기판에 인접한 산화 탄탈층과,상기 반도체 기판에 대향하는 상기 산화 탄탈층 상의 산화 금속층과,상기 산화 탄탈층에 대향하는 상기 산화 금속층상의 질화 금속층을 포함하며, 상기 질화 금속층은 상기 산화 탄탈층을 환원할 수 있는 금속을 포함하며,상기 산화 금속층은 상기 질화 금속층의 상기 금속에 의한 상기 산화 탄탈층의 환원을 실제적으로 차단하는 반도체 장치.
- 제 1 항에 있어서, 상기 산화 탄탈층은 5산화 탄탈을 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 산화 금속층은 산화 티탄을 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 산화 금속층은 산화 티탄, 산화 지르코늄, 산화 루테늄중 적어도 하나를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 질화 금속층은 질화 티탄을 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 산화 금속층은 약 25 이상의 유전상수를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 기판은 실리콘으로 이루어지며, 상기 반도체 기판은 상기 산화 탄탈층 아래에 있는 채널 영역을 가지는 반도체 장치.
- 제 7 항에 있어서, 상기 반도체 기판과 상기 산화 탄탈층 사이의 산화 실리콘층을 더 포함하는 반도체 장치.
- 제 8 항에 있어서, 상기 반도체 기판과 상기 산화 실리콘층은 계면을 형성하며, 상기 반도체 기판과 상기 계면에 인접한 상기 산화 실리콘층의 각각의 영역은 실제적으로 응력이 없는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 기판과 상기 산화 탄탈층 사이의 산화 실리콘층을 더 포함하며, 상기 반도체 기판과 상기 산화 실리콘층은 계면을 형성하며, 상기 반도체 기판과 상기 계면에 인접한 상기 산화 실리콘층의 각각의 영역은 실제적으로 응력이 없는 반도체 장치.
- 제 1 항에 있어서, 상기 질화 금속층을 갖는 캐패시터를 형성하도록 상기 반도체 기판과 상기 산화 탄탈층 사이의 전도층을 더 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 전도층은 금속을 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 전도층과 상기 산화 탄탈층 사이의 산화 실리콘층을 더 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 반도체 기판과 상기 전도층 사이의 절연층을 더 포함하는 반도체 장치.
- 반도체 장치로서,반도체 기판과,상기 반도체 기판에 인접한 산화 탄탈층과,상기 산화 탄탈층 위에 있고 상기 반도체 기판과 대향하는 산화 티탄층과,상기 산화 탄탈층과 대향하는 상기 산화 티탄층 상의 질화 티탄층을 포함하는 반도체 장치.
- 제 15 항에 있어서, 상기 산화 티탄층은 약 25의 유전상수를 가지는 반도체 장치.
- 제 15 항에 있어서, 상기 반도체 기판은 실리콘으로 이루어지며, 상기 반도체 기판은 상기 산화 탄탈층 아래의 채널 영역을 갖는 반도체 장치.
- 제 17 항에 있어서, 상기 반도체 기판과 상기 산화 탄탈층 사이의 산화 실리콘층을 더 포함하는 반도체 장치.
- 제 18 항에 있어서, 상기 반도체 기판과 상기 산화 실리콘층은 계면을 형성하며, 상기 반도체 기판과 상기 계면에 인접한 상기 산화 실리콘층의 각각의 영역은 실제적으로 응력이 없는 반도체 장치.
- 제 15 항에 있어서, 상기 반도체 기판과 상기 산화 탄탈층 사이의 산화 실리콘층을 더 포함하며, 상기 반도체 기판과 상기 산화 실리콘층은 계면을 형성하며, 상기 반도체 기판과 상기 계면에 인접한 상기 산화 실리콘층의 각각의 영역은 실제적으로 응력이 없는 반도체 장치.
- 제 15 항에 있어서, 상기 질화 금속층을 갖는 캐패시터를 형성하도록 상기 반도체 기판과 상기 산화 탄탈층 사이의 전도층을 더 포함하는 반도체 장치.
- 제 21 항에 있어서, 상기 전도층은 금속을 포함하는 반도체 장치.
- 제 21 항에 있어서, 상기 전도층과 상기 산화 탄탈층 사이의 산화 실리콘층을 포함하는 반도체 장치.
- 제 21 항에 있어서, 상기 기판과 상기 전도층 사이의 절연층을 더 포함하는 반도체 장치.
- 집적회로 디바이스로서,반도체 기판과,상기 반도체 기판과 인접하며, 환원하기 쉬운 산화 금속을 포함하고 있는 제 1 산화 금속층과,상기 반도체 기판과 대향하는 산화 유전층 상의 제 2 산화 금속층과,상기 제 1 산화 금속층과 대향하는 상기 제 2 산화 금속층 위에 있고, 상기 제 1 산화 금속층의 상기 산화 금속을 환원할 수 있는 금속을 포함하고 있는 질화 금속층을 포함하며,상기 제 2 산화 금속층은 상기 질화 금속층의 상기 금속에 의한 상기 산화 금속의 환원을 실제적을 차단하는 집적회로 디바이스.
- 제 25 항에 있어서, 상기 제 1 산화 금속층의 상기 산화 금속은 산화 탄탈과 5산화 탄탈중 적어도 하나를 포함하는 집적회로 디바이스.
- 제 25 항에 있어서, 상기 제 2 산화 금속층은 산화 티탄, 산화 지르코늄, 산화 루테늄중 적어도 하나인 집적회로 디바이스.
- 제 25 항에 있어서, 상기 질화 금속층은 질화 티탄을 포함하는 집적회로 디바이스.
- 제 25 항에 있어서, 상기 산화 금속층은 약 25 이상의 유전상수를 가지는 집적회로 디바이스.
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