JP3302917B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に単位面積当たりの容量が大きくなるＨＳ
Ｇ下部電極に用いた容量素子や、酸化タンタル等の高比
誘電率を持った容量絶縁膜を使用し、かつ、シリコンか
らなる下部電極を用いた容量素子を有する半導体装置の
製造方法に関する。
法に関し、特に単位面積当たりの容量が大きくなるＨＳ
Ｇ下部電極に用いた容量素子や、酸化タンタル等の高比
誘電率を持った容量絶縁膜を使用し、かつ、シリコンか
らなる下部電極を用いた容量素子を有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】半導体装置、特にＤＲＡＭやＳＲＡＭな
どの記憶デバイスにおいては、２つの電極間に絶縁膜を
挟み込んだ構造の容量素子がその内部に作り込まれてい
る。昨今の半導体装置の高集積化に伴い、作り込まれる
容量素子自体も高集積化、微細化されるが、容量素子に
必要な容量を確保するために様々な工夫が成されてい
る。
どの記憶デバイスにおいては、２つの電極間に絶縁膜を
挟み込んだ構造の容量素子がその内部に作り込まれてい
る。昨今の半導体装置の高集積化に伴い、作り込まれる
容量素子自体も高集積化、微細化されるが、容量素子に
必要な容量を確保するために様々な工夫が成されてい
る。
【０００３】例えば、容量素子の下部電極としてポリシ
リコンを使用する場合、ポリシリコン表面に微細な凹凸
を設け、表面積の拡大を図ることが試みられている。特
にＨＳＧ（Hemispherical grained polysilicon）と呼
ばれる球状、或いは半球状などのグレインをポリシリコ
ン表面に形成することが提案されている。
リコンを使用する場合、ポリシリコン表面に微細な凹凸
を設け、表面積の拡大を図ることが試みられている。特
にＨＳＧ（Hemispherical grained polysilicon）と呼
ばれる球状、或いは半球状などのグレインをポリシリコ
ン表面に形成することが提案されている。
【０００４】また、容量絶縁膜を薄膜化して容量素子に
必要な容量を確保することも検討されている。しかしな
がら、電極材料としてポリシリコンを使用した場合、容
量は絶縁膜の膜厚の２乗に反比例して印加電圧に依存す
る傾向が高くなることが知られている。この原因として
は、ポリシリコンに導電性を付与するために導入された
不純物が、電圧印加によりその表面で空乏化することに
よる。絶縁膜を薄膜化した場合にも容量の電圧依存性を
小さく保つことが重要となる。なお、金属電極を用いれ
ばこのような空乏化の問題は起こらないが、半導体装置
の製造プロセスとのマッチング性からポリシリコンを電
極に使用する場合が多い。
必要な容量を確保することも検討されている。しかしな
がら、電極材料としてポリシリコンを使用した場合、容
量は絶縁膜の膜厚の２乗に反比例して印加電圧に依存す
る傾向が高くなることが知られている。この原因として
は、ポリシリコンに導電性を付与するために導入された
不純物が、電圧印加によりその表面で空乏化することに
よる。絶縁膜を薄膜化した場合にも容量の電圧依存性を
小さく保つことが重要となる。なお、金属電極を用いれ
ばこのような空乏化の問題は起こらないが、半導体装置
の製造プロセスとのマッチング性からポリシリコンを電
極に使用する場合が多い。
【０００５】従来の２層ポリシリコン容量素子では、ポ
リシリコンに導入する不純物濃度を高くすることにより
容量値の電圧依存性の低減を図っていた。例えば、特開
平６-６９５２２号公報には、下部ポリシリコン表面に
導電性不純物をイオン打ち込みして絶縁膜に接する表面
の不純物濃度を内部よりも高くし、その状態で絶縁膜を
積層し、その後上部電極としてのポリシリコンの膜厚の
一部を堆積してここでもイオン打ち込みを行って不純物
濃度を高くし、最後に残りの膜厚を堆積して更にイオン
打ち込みを行うことが提案されている。ここで、絶縁膜
と２つのポリシリコン電極間の界面準位密度を同じにす
ることで更に容量の電圧依存性を低減できることが記載
されている。
リシリコンに導入する不純物濃度を高くすることにより
容量値の電圧依存性の低減を図っていた。例えば、特開
平６-６９５２２号公報には、下部ポリシリコン表面に
導電性不純物をイオン打ち込みして絶縁膜に接する表面
の不純物濃度を内部よりも高くし、その状態で絶縁膜を
積層し、その後上部電極としてのポリシリコンの膜厚の
一部を堆積してここでもイオン打ち込みを行って不純物
濃度を高くし、最後に残りの膜厚を堆積して更にイオン
打ち込みを行うことが提案されている。ここで、絶縁膜
と２つのポリシリコン電極間の界面準位密度を同じにす
ることで更に容量の電圧依存性を低減できることが記載
されている。
【０００６】なお、上記の方法は、ＨＳＧを形成したポ
リシリコンには適用できない。その理由として、イオン
打ち込み注入すると、形成されていた半球状のシリコン
形状が鈍ってしまい、表面積拡大効果が失われてしまう
からである。ＨＳＧの形成は、ポリシリコン電極上にシ
リコン結晶核を形成して、これを種にポリシリコンから
シリコンをマイグレーションさせてＨＳＧを成長させる
が、この状態ではＨＳＧ内部には不純物が含まれていな
い。そこでＨＳＧに不純物を導入するには、通常下部ポ
リシリコン中の不純物をＨＳＧへ熱拡散させる方法が採
られている。
リシリコンには適用できない。その理由として、イオン
打ち込み注入すると、形成されていた半球状のシリコン
形状が鈍ってしまい、表面積拡大効果が失われてしまう
からである。ＨＳＧの形成は、ポリシリコン電極上にシ
リコン結晶核を形成して、これを種にポリシリコンから
シリコンをマイグレーションさせてＨＳＧを成長させる
が、この状態ではＨＳＧ内部には不純物が含まれていな
い。そこでＨＳＧに不純物を導入するには、通常下部ポ
リシリコン中の不純物をＨＳＧへ熱拡散させる方法が採
られている。
【０００７】又一方で、絶縁膜についても改良が進み、
従来のシリコン酸化膜やシリコン窒化膜或いはそれらの
積層膜に代えて、より比誘電率の高い酸化タンタル膜な
どを用いることが検討されている。酸化タンタル膜はタ
ンタルアルコキシドと酸素を原料にＣＶＤ法で形成され
るが、そのままでは形成された酸化タンタル膜が緻密で
はなくリーク電流が大きくて容量素子用絶縁膜として使
用できない。そこで、この膜の緻密化及び欠陥密度低減
のため高温での熱処理が必要である。
従来のシリコン酸化膜やシリコン窒化膜或いはそれらの
積層膜に代えて、より比誘電率の高い酸化タンタル膜な
どを用いることが検討されている。酸化タンタル膜はタ
ンタルアルコキシドと酸素を原料にＣＶＤ法で形成され
るが、そのままでは形成された酸化タンタル膜が緻密で
はなくリーク電流が大きくて容量素子用絶縁膜として使
用できない。そこで、この膜の緻密化及び欠陥密度低減
のため高温での熱処理が必要である。
【０００８】
【発明が解決しようとする課題】上記の従来技術から、
現在主流となりつつある容量素子の構成としては、下部
電極にＨＳＧ電極を用いたものや、容量絶縁膜として酸
化タンタルを使用するものである。
現在主流となりつつある容量素子の構成としては、下部
電極にＨＳＧ電極を用いたものや、容量絶縁膜として酸
化タンタルを使用するものである。
【０００９】ところがここで新たな問題が発生してい
る。それは、酸化タンタル膜の緻密化及び欠陥密度低減
のための熱処理を実施すると、下部電極から不純物の外
方拡散が起こり、その結果、マイナスバイアス印加時に
顕著な容量低下が起こり、実行膜厚の薄膜化が困難にな
ることである。
る。それは、酸化タンタル膜の緻密化及び欠陥密度低減
のための熱処理を実施すると、下部電極から不純物の外
方拡散が起こり、その結果、マイナスバイアス印加時に
顕著な容量低下が起こり、実行膜厚の薄膜化が困難にな
ることである。
【００１０】また、ＨＳＧのないポリシリコン系容量電
極の場合でも、たとえ、ポリシリコン電極中に不純物を
高不純物濃度に導入した場合であっても、ＤＲＡＭの容
量素子のように製造工程中に高温で熱処理を施す工程を
有する容量素子では、不純物の拡散、及び外方拡散によ
る絶縁膜と接する面のシリコン系容量電極の不純物濃度
の低下に起因するマイナスバイアス印加時の容量低下が
生じている。
極の場合でも、たとえ、ポリシリコン電極中に不純物を
高不純物濃度に導入した場合であっても、ＤＲＡＭの容
量素子のように製造工程中に高温で熱処理を施す工程を
有する容量素子では、不純物の拡散、及び外方拡散によ
る絶縁膜と接する面のシリコン系容量電極の不純物濃度
の低下に起因するマイナスバイアス印加時の容量低下が
生じている。
【００１１】そこで本発明の目的は、シリコン系容量電
極、特にＨＳＧ下部電極の場合と、酸化タンタル等の高
比誘電率の容量絶縁膜を用いた、容量電極のサイズに対
し高容量を得られるような容量素子において、マイナス
バイアス印加時の容量低下を抑制した半導体装置を提供
することにある。
極、特にＨＳＧ下部電極の場合と、酸化タンタル等の高
比誘電率の容量絶縁膜を用いた、容量電極のサイズに対
し高容量を得られるような容量素子において、マイナス
バイアス印加時の容量低下を抑制した半導体装置を提供
することにある。
【００１２】
【発明を解決するための手段】本発明者は上記課題を解
決するべく鋭意検討した結果、容量素子形成に高温熱処
理を必要とする場合に、半導体装置製造工程の最終段階
で、ランプアニールを用いた急速熱処理（ＲＴＡ：Rapi
d Thermal Annealing）を行うことで、マイナス印加時
の容量低下が回復することを見出した。
決するべく鋭意検討した結果、容量素子形成に高温熱処
理を必要とする場合に、半導体装置製造工程の最終段階
で、ランプアニールを用いた急速熱処理（ＲＴＡ：Rapi
d Thermal Annealing）を行うことで、マイナス印加時
の容量低下が回復することを見出した。
【００１３】すなわち本発明は、少なくともシリコン系
容量電極と容量絶縁膜とを用いた容量素子形成後、熱処
理を必要とする工程を含む半導体装置の製造方法であっ
て、前記半導体装置の前記熱処理による前記容量素子の
バイアス印加時の容量値の低下を、前記熱処理後に行う
３０℃／分以上の昇温速度、７５０〜９５０℃の保持温
度で実施される急速熱処理により前記シリコン系容量電
極中の不純物を表面に移動させ、回復させることを特徴
とする半導体装置の製造方法である。
容量電極と容量絶縁膜とを用いた容量素子形成後、熱処
理を必要とする工程を含む半導体装置の製造方法であっ
て、前記半導体装置の前記熱処理による前記容量素子の
バイアス印加時の容量値の低下を、前記熱処理後に行う
３０℃／分以上の昇温速度、７５０〜９５０℃の保持温
度で実施される急速熱処理により前記シリコン系容量電
極中の不純物を表面に移動させ、回復させることを特徴
とする半導体装置の製造方法である。
【００１４】
【発明の実施の形態】本発明の実施の形態では、図６に
示すように、基板１上に形成された絶縁膜２上にシリコ
ンからなる下部電極３を形成し、この下部電極３を覆う
ように酸化タンタルからなる容量絶縁膜４をＣＶＤ法で
形成する。次に、ポリシリコンからなる上部電極５を形
成した。なお、図面では容量を測定するための下部電極
３及び上部電極５からの引き出し配線部及び電極パッド
は省略している。６は層間絶縁膜である。
示すように、基板１上に形成された絶縁膜２上にシリコ
ンからなる下部電極３を形成し、この下部電極３を覆う
ように酸化タンタルからなる容量絶縁膜４をＣＶＤ法で
形成する。次に、ポリシリコンからなる上部電極５を形
成した。なお、図面では容量を測定するための下部電極
３及び上部電極５からの引き出し配線部及び電極パッド
は省略している。６は層間絶縁膜である。
【００１５】酸化タンタル形成後の容量膜を緻密化する
ために容量素子形成後に、６００℃以上の高温熱処理を
行う必要がある。例えば、８００℃で１時間の熱処理を
窒素雰囲気中で行うと、図１に示すように、熱処理前に
比べてマイナス側の容量値が顕著に低下している。これ
に対して、この容量値の低下した容量素子に本発明によ
るＲＴＡ処理（昇温速度：１００℃／分、窒素雰囲気で
９００℃、１分保持）を施すと、図２に示すように、容
量値が回復していることが分かる。
ために容量素子形成後に、６００℃以上の高温熱処理を
行う必要がある。例えば、８００℃で１時間の熱処理を
窒素雰囲気中で行うと、図１に示すように、熱処理前に
比べてマイナス側の容量値が顕著に低下している。これ
に対して、この容量値の低下した容量素子に本発明によ
るＲＴＡ処理（昇温速度：１００℃／分、窒素雰囲気で
９００℃、１分保持）を施すと、図２に示すように、容
量値が回復していることが分かる。
【００１６】この理由については定かではないが、シリ
コンからなる電極中の不純物が表面に移動したためでは
ないかと考えられる。雰囲気はすべて窒素雰囲気であ
る。
コンからなる電極中の不純物が表面に移動したためでは
ないかと考えられる。雰囲気はすべて窒素雰囲気であ
る。
【００１７】
【実施例】以下実施例により本発明を具体的に説明す
る。
る。
【００１８】実施例１ 上記で述べた容量素子に対して種々の条件でＲＴＡ処理
を行い、容量値の回復の状態を調べた。なお、以下のデ
ータでは、−２Ｖでの容量回復度で比較している。
を行い、容量値の回復の状態を調べた。なお、以下のデ
ータでは、−２Ｖでの容量回復度で比較している。
【００１９】図３は、ＲＴＡの昇温速度を変えた際の容
量の回復度を示す図である。図３から分かるように、９
００℃、１分保持の条件では、３０℃／分以上の昇温速
度でＲＴＡ処理を行うと容量値の回復効果が高い。な
お、降温速度は、特に規定はなく、素子に悪影響を与え
ず、また本発明による容量回復の効果を損なわない範囲
で適宜最適の降温速度を選択すれば良い。
量の回復度を示す図である。図３から分かるように、９
００℃、１分保持の条件では、３０℃／分以上の昇温速
度でＲＴＡ処理を行うと容量値の回復効果が高い。な
お、降温速度は、特に規定はなく、素子に悪影響を与え
ず、また本発明による容量回復の効果を損なわない範囲
で適宜最適の降温速度を選択すれば良い。
【００２０】図４は昇温速度１００℃／分、保持温度９
００℃で、保持時間を変えた場合の回復度を示してい
る。保持時間が１０分を超えると回復度が低下すること
が判明した。なお、保持時間は保持温度に依存し、保持
温度が高いほど保持時間を短くする必要があることは自
明である。
００℃で、保持時間を変えた場合の回復度を示してい
る。保持時間が１０分を超えると回復度が低下すること
が判明した。なお、保持時間は保持温度に依存し、保持
温度が高いほど保持時間を短くする必要があることは自
明である。
【００２１】図５は、昇温速度１００℃／分、保持時間
１分で、保持温度を変えた場合の回復度を示している。
その結果、保持温度は７５０〜９５０℃がさいてきであ
ることがわかる。７５０℃未満でも９５０℃を越えても
回復度が低下する。
１分で、保持温度を変えた場合の回復度を示している。
その結果、保持温度は７５０〜９５０℃がさいてきであ
ることがわかる。７５０℃未満でも９５０℃を越えても
回復度が低下する。
【００２２】以上のことから、酸化タンタルからなる容
量絶縁膜を用いた場合、昇温速度３０℃／分以上、保持
温度７５０〜９５０℃、保持時間５分でＲＴＡを行う
と、緻密化の高温熱処理により低下した容量値を回復で
きることが分かる。
量絶縁膜を用いた場合、昇温速度３０℃／分以上、保持
温度７５０〜９５０℃、保持時間５分でＲＴＡを行う
と、緻密化の高温熱処理により低下した容量値を回復で
きることが分かる。
【００２３】本実施例では、酸化タンタルの緻密化の高
温処理で劣化した容量の回復について述べたが、ＨＳＧ
のように、容量絶縁膜が酸化膜の場合についても同様
に、昇温速度３０℃／分以上、保持温度７５０〜９５０
℃、保持時間５分でＲＴＡを行うと、高温熱処理により
低下した容量値を回復できることが判明した。ＨＳＧの
場合も容量の劣化の程度、その回復度共に酸化タンタル
の場合とほぼ同様であった。
温処理で劣化した容量の回復について述べたが、ＨＳＧ
のように、容量絶縁膜が酸化膜の場合についても同様
に、昇温速度３０℃／分以上、保持温度７５０〜９５０
℃、保持時間５分でＲＴＡを行うと、高温熱処理により
低下した容量値を回復できることが判明した。ＨＳＧの
場合も容量の劣化の程度、その回復度共に酸化タンタル
の場合とほぼ同様であった。
【００２４】本発明は、容量絶縁膜が酸化タンタルの場
合と、容量電極がＨＳＧの場合で説明してきたが、シリ
コン系容量電極であれば、特に容量絶縁膜の種類によら
ない。
合と、容量電極がＨＳＧの場合で説明してきたが、シリ
コン系容量電極であれば、特に容量絶縁膜の種類によら
ない。
【００２５】また、高比誘電率を持つ絶縁膜としては、
前記酸化タンタル以外に、チタン酸バリウム、チタン酸
ストロンチウム等のペロブスカイト型チタン酸塩などの
高比誘電率の絶縁膜に用いることができる。
前記酸化タンタル以外に、チタン酸バリウム、チタン酸
ストロンチウム等のペロブスカイト型チタン酸塩などの
高比誘電率の絶縁膜に用いることができる。
【００２６】更に、このような高比誘電率の膜をＣＶＤ
成長法で形成した場合、膜の緻密化等のため高温熱処理
工程が必須となるので、本発明が有効に機能することは
言うまでもない。
成長法で形成した場合、膜の緻密化等のため高温熱処理
工程が必須となるので、本発明が有効に機能することは
言うまでもない。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
シリコン系容量電極を使用した容量素子を有する半導体
装置において、高温熱処理工程の後工程で急速熱処理を
実施することで、不純物イオンの外方拡散によるマイナ
スバイアス印加時の空乏化した領域を回復することが出
来、実行膜厚の薄膜化が達成される。その結果、酸化タ
ンタルなどの高比誘電率の容量絶縁膜、或いはＨＳＧ容
量電極を使用した容量素子の実デバイス適用において、
安定した容量特性を有する容量素子が形成できる。
シリコン系容量電極を使用した容量素子を有する半導体
装置において、高温熱処理工程の後工程で急速熱処理を
実施することで、不純物イオンの外方拡散によるマイナ
スバイアス印加時の空乏化した領域を回復することが出
来、実行膜厚の薄膜化が達成される。その結果、酸化タ
ンタルなどの高比誘電率の容量絶縁膜、或いはＨＳＧ容
量電極を使用した容量素子の実デバイス適用において、
安定した容量特性を有する容量素子が形成できる。
【図１】熱処理前と８００℃、１時間熱処理後の容量特
性を示すグラフである。
性を示すグラフである。
【図２】熱処理前と素子形成後にＲＴＡにより昇温速度
１００℃／分、９００℃、１分間ＲＴＡを行った場合の
容量特性を示すグラフである。
１００℃／分、９００℃、１分間ＲＴＡを行った場合の
容量特性を示すグラフである。
【図３】ＲＴＡの昇温速度を変えた際の−２Ｖでの容量
の回復度を示すグラフである。
の回復度を示すグラフである。
【図４】ＲＴＡの保持時間を変えた際の−２Ｖでの容量
の回復度を示すグラフである。
の回復度を示すグラフである。
【図５】ＲＴＡの保持温度を変えた際の−２Ｖでの容量
の回復度を示すグラフである。
の回復度を示すグラフである。
【図６】本発明の容量素子の一実施形態を示す概略断面
図である。
図である。
１ 半導体基板 ２ 絶縁膜 ３ 下部電極 ４ 容量絶縁膜 ５ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−221201（ＪＰ，Ａ) 特開 平７−58295（ＪＰ，Ａ) 特開 平６−61449（ＪＰ，Ａ) 特開 平５−243524（ＪＰ，Ａ) 特開 平８−139288（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 少なくともシリコン系容量電極と容量絶
縁膜とを用いた容量素子形成後、熱処理を必要とする工
程を含む半導体装置の製造方法であって、前記半導体装
置の前記熱処理による前記容量素子のバイアス印加時の
容量値の低下を、前記熱処理後に行う３０℃／分以上の
昇温速度、７５０〜９５０℃の保持温度で実施される急
速熱処理により前記シリコン系容量電極中の不純物を表
面に移動させ、回復させることを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記シリコン系容量電極がＨＳＧ電極で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 容量絶縁膜が高比誘電率を有する絶縁膜
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 容量絶縁膜が、ＣＶＤ法で形成され、形
成後に６００℃以上の高温の熱処理を施されることを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 容量絶縁膜が、酸化タンタルからなるこ
とを特徴とする請求項３又は４に記載の半導体装置の製
造方法。 - 【請求項６】 容量絶縁膜が、ペロブスカイト型チタン
酸塩からなることを特徴とする請求項３又は４に記載の
半導体装置の製造方法。 - 【請求項７】 ペロブスカイト型チタン酸塩がチタン酸
バリウム又はチタン酸ストロンチウムである請求項６に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00861498A JP3302917B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00861498A JP3302917B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214648A JPH11214648A (ja) | 1999-08-06 |
| JP3302917B2 true JP3302917B2 (ja) | 2002-07-15 |
Family
ID=11697838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00861498A Expired - Fee Related JP3302917B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302917B2 (ja) |
-
1998
- 1998-01-20 JP JP00861498A patent/JP3302917B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11214648A (ja) | 1999-08-06 |
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