KR20040070617A - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000000704 physical effect Effects 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 174
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 34
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical group [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 34
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 33
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 33
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 230000002401 inhibitory effect Effects 0.000 claims description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000002425 crystallisation Methods 0.000 claims description 7
- 230000008025 crystallization Effects 0.000 claims description 7
- -1 phosphorus ions Chemical class 0.000 claims description 7
- 230000001629 suppression Effects 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 abstract 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 11
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 3
- 230000003078 antioxidant effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
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Abstract
유전막의 유전율 특성 및 누설 전류 특성을 동시에 만족할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극을 형성한다음, 상기 하부 전극 상부에 씨앗층을 형성하고, 상기 씨앗층을 결정화한다. 그 후, 상기 결정화된 씨앗층 상부에 상기 씨앗층과는 다른 물성의 막으로 주 유전막을 형성한다음, 상기 주 유전막을 상기 씨앗층의 결정화 온도보다는 낮은 온도로 결정화시킨다. 이때, 상기 주 유전막은 상기 씨앗층의 결정성을 일부 부여받은 상태로 형성된다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 유전막의 유전율을 향상시키면서 누설 전류를 감소시킬 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 여기서, 캐패시터의 용량을 개선시키기 위한 방법으로는 하부 전극의 면적을 증대시키는 법, 유전막을 박막화하는 법, 및 유전막의 유전율을 증대시키는 법이 있다.
하부 전극의 면적을 증대시키는 방법으로는, 하부 전극을 실린더(cylinder)형 및 핀(fin)형 등과 같이 3차원 형태로 형성시키는 방법이 있다. 그러나, 3차원 형태로 하부 전극을 형성하는 방법은 캐패시터의 용량을 증대시키는 방법에 있어서 가장 효과적이기는 하나, 복잡한 제조 공정이 요구되고, 공정중 하부 전극의 파손이 잦다. 또한, 유전막을 박막화시키는 방법에 있어서, 반도체 메모리 소자의 집적도가 증대됨에 따라, 100Å 이하의 두께를 갖는 유전막이 요구된다. 이때, 유전막의 두께가 100Å이하로 얇아지면, 소위 파울러-노드하임(Fowler-Nodheim) 전류에 의하여 박막의 신뢰성이 저하된다.
이에 현재에는 캐패시터의 고 용량을 확보하기 위하여, 높은 유전 상수를 갖는 유전막을 캐패시터에 도입하는 기술이 연구 개발되고 있다. 높은 유전 상수를 갖는 유전막으로는 Ta2O5막(이하, 탄탈륨 산화막) 또는 HfO2막(이하, 하프늄 산화막)과 같은 고유전막이 이용될 수 있다.
그러나, 종래와 같이 단일의 탄탈륨 산화막 또는 하프늄 산화막으로 캐패시터의 유전막을 형성하는 경우 다음과 같은 문제점이 있다.
먼저, 탄탈륨 산화막은 비정질 상태인 경우 유전율이 30인데 비하여, 결정질 상태인 경우는 무려 2배인 60에 달한다. 그러므로, 캐패시터의 유전막으로 결정질 상태의 탄탈륨 산화막을 선호하고 있으나, 이와같은 결정질 탄탈륨 산화막은 700℃ 이상의 고온 어닐링을 요구하므로, 캐패시터의 누설 전류를 증대시키는 문제점이 있다. 그러므로, 고유전율 특성 및 누설 전류 특성을 동시에 만족시키기 어렵다.
한편, 하프늄 산화막은 일정 두께, 예를 들어 유전막으로 이용될 만큼의 두께 정도로 증착되면 거칠기가 증대되는 문제점이 있다. 이와같이 하프늄 산화막의 거칠기가 증대되는 경우, 후속의 상부 전극 형성 공정 및 상부 전극의 열처리 공정시 누설 전류를 유발할 수 있다.
또한, 상기와 같이, 단일의 탄탈륨 산화막 및 하프늄 산화막으로 캐패시터 유전막을 형성하는 경우, 디자인 룰(design rule)이 0.1㎛ 이하의 소자에서 20Å 이하의 등가 산화막을 얻기 어렵다는 실험적 결과를 얻었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유전막의 유전율 특성 및 누설 전류 특성을 동시에 만족할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명에 따른 씨앗층(하프늄 산화막) 및 주 유전막(탄탈륨 산화막)의 두께에 대한 등가 산화막의 두께를 나타낸 그래프이다.
도 3 내지 도 5는 본 발명의 실시예에 따른 인가 전압에 대한 누설 전류 밀도를 보여주는 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 하부 전극
115 : 산화 억제막 120a : 결정화된 씨앗층
121 : 결정립계 125a : 결정화된 주 유전막
상기한 본 발명의 기술적 과제를 달성하기 위한 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판에 형성되는 하부 전극, 상기 하부 전극 상부에 형성되는 결정화된 씨앗층, 상기 씨앗층 상부에 형성되며 상기 씨앗층과 다른 물성을 갖는 주 유전막, 및 상기 주 유전막 상부에 형성되는 상부 전극을 포함하며, 상기 주 유전막은 상기 씨앗층의 결정립계와 연속적인 결정립계를 적어도 하나 포함한다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극을 형성한다음, 상기 하부 전극 상부에 씨앗층을 형성하고, 상기 씨앗층을 결정화한다. 그 후, 상기 결정화된 씨앗층 상부에 상기 씨앗층과는 다른 물성의 막으로 주 유전막을 형성한다음, 상기 주 유전막을 상기 씨앗층의 결정화 온도보다는 낮은 온도로 결정화시킨다. 그후, 주 유전막 상부에 상부 전극을 형성한다. 이때, 상기 주 유전막은 상기 씨앗층의 일부 결정립계를 따라 성장된다.
여기서, 상기 씨앗층은 약 20 내지 40Å 두께의 하프늄 산화막으로 형성할 수 있다. 또한, 상기 하프늄 산화막은 ALD(atomic layer deposition) 방식으로 형성할 수 있다. 상기 씨앗층을 결정화하는 단계는, 상기 씨앗층을 700 내지 800℃의 온도에서 1 내지 10분간 급속 진공 열처리할 수 있다.
또한, 상기 주 유전막은 약 30 내지 50Å 두께의 탄탈륨 산화막으로 형성하고, 상기 주 유전막은 CVD(chemical vapor deposition) 방식으로 형성할 수 있다. 상기 주 유전막은 350 내지 550℃의 온도, 바람직하게는 600℃의 온도에서 산소, 산화 질소 및 UV-오존 분위기 또는 불활성 가스 분위기에서 열처리한다.
상기 하부 전극은 폴리실리콘막으로 형성할 수 있다. 이때, 상기 하부 전극을 형성하는 단계와, 상기 씨앗층을 형성하는 단계 사이에, 하부 전극 표면에 산화 억제막을 형성하는 단계를 더 포함할 수 있으며, 상기 산화 억제막을 형성하는 단계는, 상기 하부 전극 표면을 약 20초간 질화 처리하여, 실리콘 질화막을 형성하는 것이다. 또한, 상기 하부 전극을 형성하는 단계와, 상기 산화 억제막을 형성하는 단계 사이에 하부 전극에 인 이온을 도핑하는 단계를 더 포함할 수 있다.
상기 상부 전극은 폴리실리콘막, 티타늄 질화막, 탄탈륨 질화막, 루테늄 및 백금 중 선택되는 하나 또는 그들의 적층막으로 구성될 수 있으며, 상기 상부 전극을 형성하는 단계 이후에, 상기 상부 전극을 400 내지 700℃의 온도에서 열처리하는 단계를 적어도 1회 실시할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 다소 크게 그려질 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100), 예를 들어, 모스 트랜지스터(MOS transistor) 및 비트 라인(bit line)등이 형성된 실리콘 기판 상부에 하부 전극(110)을 형성한다. 이때, 하부 전극(110)은 폴리실리콘막으로 형성된다. 그후, 하부 전극(110) 표면의 자연 산화를 방지하기 위하여 세정 공정을 실시한다음, 캐패시터의 최대 충전율 및 최소 충전율의 비율을 향상시키기 위하여, 폴리실리콘막내에 불순물 예를 들어 인 이온을 약 60 내지 70초 동안 도핑할 수 있다. 이때, 하부 전극(110)을 구성하는 폴리실리콘막은 이미 불순물이 포함되어 있는 막일 수 있다. 그리고 나서, 하부 전극(110) 상부에 이후 열처리 공정시 하부 전극(110) 표면의 산화막 생성이 억제되도록 산화 억제막(115)을 형성한다. 이때, 산화 억제막(115)으로는 예를 들어 실리콘 질화막이 이용될 수 있으며, 이러한 산화 억제막(116)을 형성하기 위한 질화(nitridation) 공정은 약 10초 내지 30초 동안 진행될 수 있다. 경우에 따라, 인 이온을 도핑하는 공정을 생략하거나, 또는 인 이온을 도핑하는 공정 및 산화 억제막(115)을 형성하는 공정을 모두 실시하지 않을 수 있다.
이때, 하부 전극(110)으로 상기와 같은 폴리실리콘막 대신 루테늄 금속막과 같은 내화성 금속막이 이용될 수 있으며, 루테늄 금속막으로 하부 전극을 형성하는 경우, 상기 인 이온을 도핑하는 단계 및 산화 억제막(115)을 형성하는 단계를 모두 생략할 수 있다.
하부 전극 구조물(117) 즉, 산화 억제막(116) 상부에 씨앗층(120)을 증착한다. 씨앗층(120)은 유전막으로서 예를 들어 하프늄 산화막이 이용될 수 있으며, 200 내지 450℃의 온도 및 산소, 오존 또는 수증기 분위기에서 증착함이 바람직하다. 하프늄 산화막을 씨앗층(120)으로 형성하는 경우 표면에 요철(거칠기)이 발생되지 않도록 20 내지 40Å의 두께로 ALD(atomic layer deposition) 방식에 의하여 형성할 수 있다. 이때, ALD 방식은 CVD(chemical vapor deposition) 방식에 비하여 막을 보다 치밀하게 증착할 수 있는 장점이 있다.
다음, 도 1b를 참조하면, 씨앗층(120), 예를 들어, 하프늄 산화막을 결정화시키기 위하여, 급속 진공 열처리(rapid thermal treatment in vacuum)를 실시한다. 씨앗층(120)은 상술한 바와 같이 박막을 가지므로, 예를 들어 650 내지 850℃의 온도에서 약 1 내지 10분 정도 급속 진공 열처리하여, 씨앗층(120)을 결정화시킨다. 이때, 로(furnace)에서의 열처리는 장시간이 소요되므로 하부 전극(110)의 산화를 유발할 수 있기 때문에, 급속 열처리 공정을 진행하는 것이다. 이와같은 씨앗층(120)의 결정화에 의하여, 씨앗층(120)내에는 다수의 결정립계(121)가 형성된다.
도 1c에서와 같이, 결정화된 씨앗층(120) 상부에 주 유전막(125)을 증착한다. 주 유전막(125)은 씨앗층(120)과는 상이한 고유전막으로 예를 들어, 탄탈륨 산화막이 이용될 수 있다. 주 유전막(125) 즉, 탄탈륨 산화막은 380 내지 500℃의 온도에서 약 30 내지 50Å의 두께로 형성되고, 예를 들어, CVD 방식으로 형성될 수 있다. 아울러, 씨앗층(120a) 상부에 형성되는 주 유전막(125) 즉, 탄탈륨 산화막은결정화된 씨앗층(120)에 의하여 일부 결정성이 부여된 상태로 성장된다. 즉, 탄탈륨 산화막은 하프늄 산화막의 일부 결정립계를 따라 성장된다.
그후, 도 1d에 도시된 바와 같이, 주 유전막(125), 예를 들어, 탄탈륨 산화막의 유전율을 개선시키기 위하여, 결정화 공정을 진행한다. 이때, 주 유전막(125)은 결정화된 씨앗층(120a)에 의하여 이미 일부 결정화가 진행되었으므로, 종래 보다는 낮은 600℃ 이하의 온도, 예를 들어, 350 내지 550℃의 온도에서 산소(O2), 산화 질소(N2O) 및 UV-오존(O3)과 같은 산소 분위기 또는 건조 질소, 헬륨(He) 및 아르곤(Ar)과 같은 비활성 가스 분위기에서 열처리하여, 주 유전막(125a)을 결정화시킨다. 이때, 주 유전막(125a)은 씨앗층(120a)에 의하여 일부 결정화된 상태이므로, 고유의 결정화 온도보다는 낮은 온도로 결정화시킬 수 있다.
그후, 주 유전막(125a) 상부에 상부 전극(130)을 형성한다. 상부 전극(130)은 폴리 실리콘막, 티타늄 질화막, 탄탈륨 질화막, 루테늄 및 백금 중 선택되는 막으로 형성될 수 있다. 그후, 상부 전극을 결정화시키기 위하여, 400 내지 700℃의 온도에서 적어도 1회 이상 열처리를 진행할 수 있다.
상기와 같이, 주 유전막(125)을 600℃ 이하의 온도에서 결정화하므로, 고온 열처리가 배제되어, 누설 전류를 크게 감소시킬 수 있다. 또한, 주 유전막(125)이 결정화 된 상태로 캐패시터에 제공되므로, 유전율을 약 60 정도로 증대시킬 수 있다. 또한, 씨앗층(120a)의 형성으로 주 유전막(125a)의 결정화가 촉진되므로 주 유전막(125a)의 결정화 공정시 등가 산화막 발생을 줄일 수 있으며, 더 나아가, 하부전극(110)의 표면에 산화 억제막(116)막의 형성으로, 등가 산화막을 한층 더 감소시킬 수 있다.
또한, 하부 전극 구조물(117)과 주 유전막(125a) 사이에 씨앗층(120a)으로서 하프늄 산화막이 형성되고, 이 하프늄 산화막은 상대적으로 매우 큰 밴드 갭을 가지므로, 주 유전막(125a)에서 하부 전극 구조물(117)쪽으로 누설 전류의 흐름을 방지할 수 있다.
여기서, 도 2는 일 예로서 씨앗층(하프늄 산화막) 및 주 유전막(탄탈륨 산화막)의 두께에 대한 등가 산화막의 두께를 나타낸 그래프이다. 그래프의 x축은 하프늄 산화막 및 탄탈륨 산화막의 두께 비(예: H30/T40은 하프늄 산화막 30Å/탄탈륨 산화막40Å을 나타내는 것임)를 나타내고, y축은 하프늄 산화막과 탄탈륨 산화막을 유전막으로 사용하였을 때 실리콘 산화막으로 환산시킨 등가 산화막 두께를 나타낸다. 또한, 도 2의 ■는 하부 전극을 폴리실리콘막으로 형성하였을 때, 인 도핑을 약 60초간 실시하고, 산화 억제막을 형성하기 위한 공정을 20초간 실시하였을 때를 나타내고, ●은 인도핑은 생략하고, 산화 억제막을 형성하기 위한 공정을 20초간 실시하였을 때를 나타낸다. 상기 그래프에 의하면, 하프늄 산화막의 두께를 20 내지 30Å으로 변화시키고, 탄탈륨 산화막의 두께를 30 내지 50Å으로 변화시켰을 때 모두 20Å 이하의 등가 산화막(약 18Å)을 나타냄을 알 수 있다.
도 3 내지 도 5는 본 발명의 실시예에 따른 인가 전압에 대한 누설 전류 특성을 보여주는 그래프이다.
먼저, 도 3은 하부 전극을 폴리실리콘막으로 형성하고, 60초 동안의 인도핑및 20초 동안의 산화 억제막 형성공정을 진행한 경우이다. 이러한 경우, 하프늄 산화막의 두께를 20 내지 30Å으로 변화시키고, 탄탈륨 산화막의 두께를 30 내지 50Å 두께로 변화시키더라도 전체적으로 약 34fF/cell 이상의 높은 캐패시턴스를 유지할 수 있었고, 18Å 두께의 등가 산화막 수준(도 2 참조)에서 1fA/cell의 낮은 누설 전류와 ±1.4V 정도의 우수한 전압 수준을 얻을 수 있다.
또한, 도 4는 하부 전극을 폴리실리콘막으로 형성하고 산화 억제막 형성 공정만을 20초 동안 진행한 경우, 인가 전압에 대한 누설 전류를 나타낸 그래프이다. 이러한 경우 역시, 34fF/cell 이상의 높은 캐패시턴스를 유지할 수 있으며, 1fA/cell 수준의 낮은 누설 전류 및 ±1.4V 정도의 우수한 전압 수준을 얻을 수 있다.
한편, 도 5는 하부 전극을 폴리실리콘막으로 형성하고 인 도핑 및 산화 억제막 형성공정을 모두 생략하였을 경우, 인가 전압에 대한 누설 전류를 나타낸 그래프이다. 인 도핑 및 산화 억제막 형성 공정을 모두 생략하는 경우, 비록 등가 산화막의 두께는 23Å 정도로 약간 높을 수 있으나, 누설 전류 및 전압 특성은 상당히 안정화되었음을 알 수 있다. 이는 하프늄 산화막 및 탄탈륨 산화막의 두께를 수 Å정도 감소시키는 경우, 원하는 등가 산화막을 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극 상부에 씨앗층으로서 박막의 결정화된 하프늄 산화막을 형성한다음, 하프늄 산화막 상부에 주 유전막으로서 탄탈륨 산화막을 증착한다.
이때, 하프늄 산화막은 박막으로 증착하여 표면 거칠기 특성을 개선할 수 있고, 하프늄 산화막의 밴드갭이 다른 유전막에 비하여 상대적으로 크므로, 누설 전류의 베리어로 작용하게 된다.
더욱이 결정화된 하프늄 산화막을 씨앗층으로 형성하므로써, 후속의 주 유전막 즉, 탄탈륨 산화막 증착시, 일부 결정성을 가지고 탄탈륨 산화막이 성장된다. 이에따라, 탄탈륨 산화막을 결정화시키기 위한 공정시 600℃ 이하의 낮은 온도에서 결정화가 가능하여, 고온 열처리로 인한 누설 전류의 발생을 방지한다.
또한, 실험에 따르면, 이와같이 서로 다른 종류의 씨앗층과 주 유전막을 형성하였을 때, 20Å 이하의 낮은 등가 산화막 두께를 얻을 수 있었다.
이에따라, 트레이드 오프(trade-off) 관계에 있는 누설 전류 특성 및 등가 산화막 두께 특성을 동시에 만족시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (31)
- 반도체 기판;상기 반도체 기판에 형성되는 하부 전극;상기 하부 전극 상부에 형성되는 결정화된 씨앗층;상기 씨앗층 상부에 형성되며, 상기 씨앗층과 다른 물성을 갖는 주 유전막;및상기 주 유전막 상부에 형성되는 상부 전극을 포함하며,상기 주 유전막은 상기 씨앗층의 결정립계와 연속적인 결정립계를 적어도 하나 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 씨앗층은 하프늄 산화막인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 씨앗층은 상기 주 유전막에 비하여 박막을 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 씨앗층은 20 내지 40Å 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 주 유전막은 탄탈륨 산화막인 것을 특징으로 하는 반도체 메모리 소자.
- 제 3 항 또는 제 5 항에 있어서, 상기 주 유전막은 30 내지 50Å 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 하부 전극은 인 이온이 도핑된 폴리실리콘막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항 또는 제 7 항에 있어서, 상기 하부 전극과 상기 씨앗층 사이에는 상기 하부 전극막의 산화를 억제하기 위한 막이 더 개재되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서, 상기 산화를 억제하기 위한 막은 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 상부 전극은 폴리실리콘막, 티타늄 질화막, 탄탈륨 질화막, 루테늄 및 백금중 선택되는 하나 또는 그들의 적층막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판상에 하부 전극을 형성하는 단계;상기 하부 전극 상부에 씨앗층을 형성하는 단계;상기 씨앗층을 결정화하는 단계;상기 결정화된 씨앗층 상부에 상기 씨앗층과는 다른 물성의 막으로 주 유전막을 형성하는 단계;상기 주 유전막을 상기 씨앗층의 결정화 온도보다는 낮은 온도로 열처리하여결정화시키는 단계; 및상기 주 유전막 상부에 상부 전극을 형성하는 단계를 포함하며,상기 주 유전막은 상기 씨앗층의 일부 결정립계를 따라 성장하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 씨앗층은 하프늄 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 하프늄 산화막은 약 20 내지 40Å의 박막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 하프늄 산화막은 ALD(atomic layer deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 하프늄 산화막은 200 내지 450℃의 온도에서 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 15 항에 있어서, 상기 하프늄 산화막은 산소, 오존 및 수증기 분위기에서 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 하프늄 산화막을 결정화하는 단계는,상기 씨앗층을 650 내지 850℃의 온도에서 1 내지 10분간 급속 진공 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 주 유전막은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 탄탈륨 산화막은 30 내지 50Å 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 탄탈륨 산화막은 CVD(chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 탄탈륨 산화막은 380 내지 500℃의 온도 범위에서 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 탄탈륨 산화막을 열처리하여 결정화하는 단계는,상기 탄탈륨 산화막을 350 내지 550℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서, 상기 열처리는 산소, 산화 질소(N2O), 및 UV-오존 분위기 중 어느 하나에서 처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 탄탈륨 산화막을 열처리하여 결정화하는 단계는, 상기 탄탈륨 산화막을 약 600℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 24 항에 있어서, 상기 열처리는 질소(N2), 헬륨(He), 아르곤(Ar)과 불활성 가스 분위기에서 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 하부 전극은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 26 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 씨앗층을 형성하는 단계 사이에, 하부 전극 표면에 산화 억제막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 27 항에 있어서, 상기 산화 억제막을 형성하는 단계는, 상기 하부 전극 표면을 약 20초간 질화 처리하여, 실리콘 질화막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 28 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 산화 억제막을 형성하는 단계 사이에 하부 전극에 인 이온을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 상부 전극은 폴리실리콘막, 티타늄 질화막, 탄탈륨 질화막, 루테늄 및 백금 중 선택되는 하나 또는 그들의 적층막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 30 항에 있어서, 상기 상부 전극을 형성하는 단계 이후에, 상기 상부 전극을 400 내지 700℃의 온도에서 열처리하는 단계를 적어도 1회 실시하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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|---|---|---|---|
| KR1020030006791A KR20040070617A (ko) | 2003-02-04 | 2003-02-04 | 반도체 메모리 소자 및 그 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110473B2 (en) | 2007-02-23 | 2012-02-07 | Samsung Electronics Co., Ltd. | Semiconductor device comprising multilayer dielectric film and related method |
| US8729553B2 (en) | 2007-12-29 | 2014-05-20 | Samsung Display Co., Ltd. | Thin film transistor including catalyst layer, method of fabricating the same, and organic light emitting diode display device having the TFT |
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2003
- 2003-02-04 KR KR1020030006791A patent/KR20040070617A/ko not_active Application Discontinuation
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