KR20020002753A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 유전체막으로 사용되는 Ta2O5막을 소정 두께 증착하고 N2O 플라즈마 처리를 실시한 후 온도를 상승시켜 소정 두께 증착하는 일련의 과정을 반복하여 원하는 두께의 Ta2O5막을 형성함으로써 하부 전극 부근의 계면 반응 억제시킬 수 있어 소자의 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전체막으로 사용되는 Ta2O5막을 소정 두께 증착하고 N2O 플라즈마 처리를 실시한 후 온도를 상승시켜 소정 두께 증착하는 일련의 과정을 반복하여 원하는 두께의 Ta2O5막을 형성함으로써 하부 전극 부근의 계면 반응 억제시킬 수 있어 소자의 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
현재 256M DRAM 이상의 고집적 소자에서 셀내 캐패시터의 유전체막으로 적용하고자 하는 Ta205막은 25 정도의 유전율을 가지므로 기존의 7 정도의 유전율을 가지는 SiON보다 유전율이 3∼4배 정도 높다, 그러나, 실제 Ta205막을 캐패시터의 유전체막으로 적용함에 있어 많은 문제점을 노출시키고 있다. 예를들어 Ta205막의 유전율을 확보하기 위한 후속 열처리 과정에서 하부 전극인 폴리실리콘과의 계면 반응을 통해 Si02기생 캐패시터를 형성시킴으로써 전체 캐패시턴스(Capacitance)값을 크게 저하시킨다.
통상, Ta205막의 후속 열처리는 플라즈마(Plasma) 분위기의 저온 열처리와 반응로내의 고온 열처리를 거치게 되는데, N20나 02분위기에서 600∼800℃ 정도의 온도로 진행되는 고온 열처리가 하부 전극과의 반응을 촉진시키게 된다. 이때, 형성되는 폴리실리콘 하부 전극과 Ta205막 사이에 유전율이 3.8 정도인 저유전 Si02막은전체 캐패시턴스 값을 낮추는 역할을 하게 된다.
즉, 계면 생성물이 없을 경우 [수학식 1]과 같이 전체 캐패시턴스 값은 Ta2O5막의 캐패시턴스 값이다.
그러나, 계면에 새로운 유전체가 형성되었을 경우 전체 캐패시턴스 값은 [수학식 2]와 같이 구해진다.
[수학식 2]에서 알 수 있는 바와 같이 계면에 유전체가 형성되었을 때, 전체 캐패시턴스는 계면에 새로 형성된 유전체의 유전 상수와 계면 유전체의 두께에 크게 의존하게 됨을 알 수 있다.(Cinterfacial≒ εinterfacial/dinterfacial)
이와 같은 전체 캐패시턴스 값의 감소를 최소화하기 위해 현재 폴리실리콘 하부 전극을 형성한 후에 계면층으로 SiN막을 50Å정도 형성시켜 산소의 하부 전극으로의 확산 방지막으로 사용하고 있다. 그러나, 50Å 정도의 얇은 SiN막은 산소에 대한 확산 방지막의 역할을 충분히 하지 못하여, SiN막 하부의 폴리실리콘막이 산화되어 Si02막이 여전히 형성되는 실정이다.
본 발명의 목적은 캐패시터의 하부 전극과 Ta2O5막과의 계면에 유전체막이 생성되지 않도록 하여 소자의 캐패시턴스 값을 유지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 있다.
본 발명에서는 Ta205막을 30∼40Å 단위로 2회∼4회 나누어 다단계로 형성한다. 첫번째 증착은 300∼400℃의 저온에서 실시하며, 증착 후 저온 N20 플라즈마 처리를 실시하고 온도를 50∼100℃ 증가시킨 후 두번째 박막을 증착한다. 이와 같이 증착 중간에 저온 플라즈마 처리를 실시하고, 증착 온도를 증가시키며 전체 박막을 형성한다. 이후에는 고온 열처리를 통해 박막을 결정화시켜 고유전율을 확보하게 되는데, N20 분위기에서 고온 급속 열처리 공정을 실시할 때 다층 박막중 내부 에너지가 높은 표면층으로부터 결정화된다. 이와 같이 유전체막 표면으로부터 바닥으로 결정화하는 성질을 이용하면 하부 전극과의 계면 근처에서 Ta205막의 결정화 반응을 억제시킬 수 있어, 결정화시에 발생하는 산소의 계면 확산 현상을 방지하여 하부 전극의 산화를 방지한다. 또한 전극 부근의 유전체 결정립 크기를 감소시켜 결정립계를 통한 누설 전류의 전도를 억제하는 역할을 한다. 이와 같은 방법으로 현재Ta205막을 유전체막으로 사용하는 캐패시터에서 문제점으로 제기되고 있는 하부 전극의 산화와 이에 따른 저유전막 형성에 따른 전체 캐패시턴스 열화 현상을 방지하고, 전체 누설 전류를 감소시킨다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 절연막
13 : 하부 전극 14 : Si3N4막
15 : Ta2O5막 16 : TiN막
17 : 폴리실리콘막
본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 하부 전극을 형성하는 단계와, 상기 하부 전극 상부에 소정 온도에서 Ta2O5막을 소정 두께로 증착한 후 플라즈마 처리를 실시하고 온도를 상승시킨 후 Ta2O5막을 소정 두께 증착하는 일련의 고정을 반복하여 원하는 두께의 Ta2O5막을 형성하는 단계와, 전체 구조 상부에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 절연막(12)을 형성한다. 절연막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀을 통해 반도체 기판(11)의 소정 영역과 연결되도록 실린더형 하부 전극(13)을 형성한다. 하부 전극(13)은 표면적을넓히기 위해 반구형 폴리실리콘(HSG)으로 형성한다. 이를 위해 Si2H6를 근원 기체로 하고, 600∼650℃의 온도에서 HSG 공정을 진행한다. 이때, 성장된 HSG 실리콘의 크기는 100∼300Å 정도로 한다. 또한 HSG의 도핑을 위해 PH3분위기에서 플라즈마 처리를 실시한다.
도 1(b)를 참조하면, 하부 전극(13) 상부에 Si3N4막(14)을 형성한다. Si3N4막(14)은 확산 방지막의 역할을 하는 것으로, 이는 하부 전극(13) 상부에 SiN막을 형성한 후 NH3분위기에서 급속 열질화 처리를 실시하여 형성한다. 급속 열질화 공정은 10mTorr∼10Torr 압력과 600∼1000℃ 온도에서 실시한다. SiN막은 50Å 이내의 두께로 형성하며, TaN막의 두께와 Ta205막의 두께에 따라 변경할 수 있다.
도 1(c)를 참조하면, Si3N4막(14) 상부에 Ta205막(15)을 다단계 증착 공정으로 형성한다. 즉, Ta2O5막(15)은 Ta(OC2H5)5를 근원 물질로 하고, 02를 반응 가스로 하는 MOCVD 방법으로 형성한다. Ta2O5막(15)은 다단계 증착 공정에 의해 형성하는데, 먼저 300∼400℃의 온도에서 30∼40Å의 두게로 증착한 후 N20분위기에서 저온 플라즈마 처리를 실시한다. 그후 온도를 50∼100℃ 상승시키고, Ta205막을 30Å∼40Å 증착하고, N20분위기에서 저온 플라즈마 처리를 실시한다. 이러한 온도 증가와 Ta2O5막 증착과 N2O 분위기에서 저온 플라즈마 처리를 반복하여 원하는 두께의 Ta2O5막(15)을 형성한다. Ta2O5막(15)을 형성한 후 N20분위기에서 급속 열처리 공정을 실시하여 박막을 결정화시킨다. 이때, 급속 열처리 공정은 600∼900℃ 정도의 온도에서 30∼120초 동안 실시한다.
도 1(d)를 참조하면, 전체 구조 상부에 TiN막(16) 및 폴리실리콘막(17)을 형성하여 상부 전극을 형성한다. 상부 전극인 폴리실리콘막(17)과 Ta205막(15) 사이의 확산 방지막인 TiN막(16)은 CVD 방법으로 증착하는데, TiC14와 NH3를 근원 가스로 하여 600∼800℃ 정도의 온도에서 100∼300Å 정도의 두께로 형성한다. 폴리실리콘막(17)은 PH3가스를 이용한 인시투 도핑 방법으로 형성하며, 인(P)의 농도는 3.0E20 atoms/cc로 유지되도록 한다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째. 유전체막을 비정질 상태로 증착한 후 증착된 온도가 높은 표면층부터 결정화시킴으로써 하부 전극 부근의 계면 반응을 억제시킬 수 있어, 계면 반응으로 저유전체 박막이 형성되는 것을 방지할 수 있다.
둘째, 폴리실리콘 하부 전극과 Si3N4막과의 계면을 비정질 상태로 유지시킴으로써 결정화 과정에서 발생하는 산소의 확산을 억제시킬 수 있고, 결정화 결과 발생하는 결정립계를 통한 누설 전하의 전도를 저하시킬 수 있다.
셋째, 계면 산화물에 의한 캐패시턴스의 감소가 없으므로, 종래에 비해 Ta205의 두께를 두껍게 형성할 수 있어 Ta205막의 파괴 전압(Breakdown Voltage)을 증가시킬 수 있다.
넷째, 높은 캐패시턴스 값을 유지할 수 있으므로 기존에 하부 전극의 면적을 증가시켜 캐패시턴스를 증가시키는 HSG 공정에 대한 의존도를 낮출 수 있어 캐패시터 사이의 스페이스 마진을 보다 안정적으로 확보할 수 있다.
Claims (10)
- 소정의 구조가 형성된 반도체 기판 상부에 하부 전극을 형성하는 단계와,상기 하부 전극 상부에 소정 온도에서 Ta2O5막을 소정 두께로 증착한 후 플라즈마 처리를 실시하고 온도를 상승시킨 후 Ta2O5막을 소정 두께 증착하는 일련의 고정을 반복하여 원하는 두께의 Ta2O5막을 형성하는 단계와,전체 구조 상부에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 하부 전극은 반구형 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 2 항에 있어서, 상기 반구형 폴리실리콘막은 Si2H6를 근원 기체로 하고 600 내지 650℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 Ta2O5막을 형성하기 전 상기 하부 전극 상부에 Si3N4막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 4 항에 있어서, 상기 Si3N4막은 상기 하부 전극 상부에 SiN막을 형성한 후 NH3분위기에서 급속 열질화 처리를 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서, 상기 급속 열질화 공정은 10mTorr 내지 10Torr 압력과 600 내지 1000℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 Ta2O5막은 Ta(OC2H5)5를 근원 물질로 하고, 02를 반응 가스로 하는 MOCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 Ta2O5막은 300 내지 400℃의 온도에서 30 내지 40Å의 두께로 증착한 후 N20 분위기에서 저온 플라즈마 처리를 실시하는 단계와,상기 온도를 50 내지 100℃ 상승시키고, Ta205막을 30Å 내지 40Å 증착한 후 N20분위기에서 저온 플라즈마 처리를 실시하는 단계를 반복하여 원하는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 Ta2O5막을 형성한 후 N20 분위기에서 급속 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 9 항에 있어서, 상기 급속 열처리 공정은 600 내지 900℃의 온도에서 30 내지 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000037039A KR20020002753A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020002753A (ko) |
-
2000
- 2000-06-30 KR KR1020000037039A patent/KR20020002753A/ko not_active Application Discontinuation
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