KR100588888B1 - 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법 - Google Patents

절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법 Download PDF

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Abstract

본 발명은 하부 도전막에 증착시켜 산화 탄탈막을 형성시킨 다음, 이를 활성 산소종으로 처리하고, 상기 처리된 막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10 내지 80℃ 낮은 온도에서 어닐링(annealing)한 다음, 상기 어닐링된 산화 탄탈막에 상부 도전막을 형성시키는 것을 포함하는 커패시터의 제조방법에 관한 것이다.

Description

절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법{METHOD OF MANUFACTURING A CAPACITOR HAVING TANTALUM OXIDE FILM AS AN INSULATING FILM}
도 1은 본 발명에 따른 방법에 의해 제조될 수 있는 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 2는 본 발명에 따른 방법에 의해 제조될 수 있는 다른 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 3은 본 발명에 따른 방법에 의해 제조된 몇몇 커패시터의 전기 특성을 비교를 목적으로 예시한 그래프이다.
도 4는 본 발명에 따른 방법에 의해 제조된 몇몇 커패시터의 전기 특성 및 비교용 커패시터의 전기 특성을 나타낸 그래프이다.
도 5는 다른 온도에서 어닐링된 산화 탄탈에 대한 X-선 회절 측정값을 나타낸 그래프이다.
본 발명은 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법에 관한 것이다.
반도체 메모리 디바이스 및 선형 디바이스는 전형적으로 내부에 커패시터 소자를 구비하고 있다. 이러한 커패시터 소자는 상부 전극과 하부 전극 사이에 절연막이 개재된 구조로 되어 있다. 이러한 커패시터의 절연막으로는 통상적으로 산화 규소 또는 질화 규소와 같은 규소계 절연 재료가 사용되지만, 규소계 재료는 일반적으로 유전율이 낮아서 이러한 재료로 제조된 커패시터는 미세화되기 어렵다. 최근에, 이러한 커패시터용으로 사용되는 절연 재료로서 실리콘계 재료 대신에 유전율이 높은 산화 탄탈(Ta2O5)이 주목받고 있다.
그러나, 산화물을 결정화시키는 경우 산화 탄탈의 유전율은 증가하지만, 산화 탄탈을 결정화하기 위해 어닐링 처리하는 경우 커패시터의 하부 전극이 산화되는 문제점을 안고 있다.
보다 구체적으로, CVD와 같은 증착 방법에 의해 형성된 산화 탄탈은 무정형 상태이고, 약 700℃보다 높은 온도에서 결정화를 위해 어닐리 처리를 하면 이것은 여기에 함유된 일부 산소를 방출한다. 결과적으로, 산화 탄탈은 산소 결핍으로 인하여 그의 절연 효과가 감소되고, 동시에 하부 전극은 산화 탄탈로부터 방출되는 산소에 의해 산화된다. 하부 전극이 폴리실리콘으로 형성되는 경우, 산화 규소(SiO2)가 산화에 의해 생성되어 산화 탄탈의 결정 부족을 어느 정도 보충하고 절연 효과의 감소를 억제하지만, 커패시터의 용량은 필연적으로 감소된다. 반면, 고품질의 금속 산화물이 하부 전극용으로 폴리실리콘을 사용하는 경우와는 달리 하부 전극이 금속성 재료로 형성되는 경우 균일하게 생성되지 않기 때문에 전기 누출이 쉽게 일어날 수 있다.
본 발명의 목적은 하부 전극의 산화를 억제하고 동시에 산화 탄탈막의 품질을 개선시킬 수 있는 커패시터의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 일련의 집중적인 연구의 결과로서, 본 발명자들은 활성 산소종으로 처리함으로써 산화 탄탈의 산소 결핍을 보충하고 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링을 수행함으로써 하부 전극의 산화가 최소화되고 산화 탄탈의 밀도가 증가되어 커패시터의 용량을 개선시키고 전기 누출의 발생을 방지할 수 있다는 것을 발견하였다.
본 발명의 제 1 양태에 따르면, 하부 도전막에 산화 탄탈막을 증착시키는 단계; 산화 탄탈막을 활성 산소종으로 처리하는 단계; 활성 산소종으로 처리된 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링하는 단계; 및 어닐링된 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법이 제공된다.
본 발명의 제 2 양태에 따르면, 하부 도전막에 산화 탄탈막을 증착시키는 단 계; 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링하는 단계; 어닐링된 산화 탄탈막을 활성 산소종으로 처리하는 단계; 활성 산소종으로 처리된 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법이 제공된다.
본 발명의 제 1 및 제 2 양태에서, 어닐링 단계는 약 620℃ 내지 약 690℃의 온도에서 수행되는 것이 바람직하다.
본 발명의 제 3 양태에서, 하부 도전막에 제 1 산화 탄탈막을 증착시키는 제 1 증착 단계; 제 1 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링하는 제 1 어닐링 단계; 어닐링된 제 1 산화 탄탈막을 활성 산소종으로 처리하는 제 1 처리 단계; 활성 산소종으로 처리된 제 1 산화 탄탈막에 제 2 산화 탄탈막을 증착시키는 제 2 증착 단계; 제 2 산화 탄탈막을 활성 산소종으로 처리하는 제 2 처리 단계; 활성 산소종으로 처리된 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도 내지 산화 탄탈의 결정화 온도 사이의 온도 범위 내에서 어닐링하는 제 2 어닐링 단계; 및 어닐링된 제 2 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하고, 상부 도전막의 형성 단계 이전에 상기 제 2 산화 탄탈막의 형성 단계, 활성 산소종으로의 제 2 처리 단계 및 제 2 어닐링 단계를 순차적으로 1회 이상 실시하는 것을 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법이 제공된다.
바람직하게는, 제 1 어닐링 단계는 약 620℃ 내지 약 690℃의 온도에서 수행되고, 제 2 어닐링 단계는 약 650℃ 내지 약 750℃의 온도에서 수행된다.
본 발명에서, 하부 도전막은 금속계 도전성 재료, 예를 들면 루테늄, 텅스텐, 알루미늄, 백금, 질화 텅스텐, 질화 티탄 또는 티탄 규소 니트라이드로 형성될 수 있다.
본 발명의 추가의 목적 및 잇점은 아래에서 설명될 것이고, 부분적으로는 명세서의 설명으로부터 명백해지거나 본 발명의 실시예에 의해 파악될 수 있다. 본 발명의 목적 및 잇점은 이후 구체적으로 특정되는 수단 및 조합에 의해 실현되고 얻어질 수 있다.
명세서에서 참고적으로 언급되고 명세서의 일부를 구성하는 첨부 도면은 본 발명의 바람직한 양태를 나타내고, 상기 일반적인 설명 및 하기 바람직한 양태의 상세한 설명과 함께 본 발명의 원리를 설명한다.
본 발명은 첨부 도면을 참조하여 기술될 것이다. 전체 도면에서, 동일한 요소는 동일한 참조 번호로 나타낸다.
도 1은 본 발명에 따른 방법에 의해 제조될 수 있는 커패시터의 개략적인 단면도이다. 도 1을 참조하면, 커패시터(10)는 하부 도전막(11), 이 위에 형성된 산화 탄탈막(12) 및 산화 탄탈막(12) 위에 형성된 상부 도전막(13)을 포함한다.
하부 도전막(하부 전극)(11)은 규소 기판과 같은 적합한 반도체 기판(도시되지 않음)에 형성된다. 하부 도전막(11)은 임의의 적합한 도전성 재료로 제조될 수 있다. 바람직한 예는 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 백금(Pt), 질화 텅스텐(WN), 질화 티탄(TiN) 및 티탄 규소 니트라이드(TiSiN)와 같은 금속계 재료, 및 불순물이 도핑된 폴리실리콘과 같은 반도체 재료를 포함한다. 하부 도전막에 가장 바람직한 재료는 질화 텅스텐 및 루테늄이다. 하부 도전막(11)이 금속계 재료로 제조되면, 소위 MIM 구조를 갖는 커패시터가 수득된다.
하부 도전막(11)은 일반적으로 당해 분야에 공지되어 있는 적합한 증착 기법에 의해 형성될 수 있다. 그러나, 커패시터가 복잡한 프로파일을 갖는 반도체 메모리 디바이스에 설치되면, CVD에 의해 하부 도전막(11)을 형성하는 것이 바람직하다. 반도체 선형 디바이스의 경우, 하부 도전막(11)은 또한 스퍼터링(sputtering)과 같은 PVD 기법에 의해 형성될 수 있다. 하부 도전막(11)은 통상적으로 0.01 내지 1.5 ㎛, 바람직하게는 0.02 내지 0.1 ㎛의 두께를 갖는다.
산화 탄탈(Ti2O5)로 이루어진 절연막(12)은 하부 도전막(11)에 형성된다. 산화 탄탈막(12)은 일반적으로 당해 분야에 공지되어 있는 임의의 적합한 증착 기법, 바람직하게는 CVD에 의해 형성될 수 있다. 보다 구체적으로, 산화 탄탈막(12)은 캐리어 기체로서 사용되는 헬륨과 같은 불활성 기체를 이용하여 10 Pa 내지 1000 Pa의 내부 압력으로 유지되는 반응 챔버 내로 펜타에톡시탄탈(Ta(OC2H5)5)을 1 내지 1000 mg/분의 유속으로 및 산소를 0 내지 5000 sccm, 바람직하게는 50 내지 2000 sccm의 유속으로 유동시키고 펜타에톡시탄탈을 300℃ 내지 600℃의 온도에서 분해시키거나 산소와 반응시킴으로써 하부 도전막(11)에 형성될 수 있다. 산화 탄탈막(12)은 통상적으로 0.004 내지 0.1 ㎛, 바람직하게는 0.005 내지 0.04 ㎛의 두께를 갖는다.
산화 탄탈막(12)을 형성한 후, 막(12)은 하기 상세하게 기술된 바와 같이 본 발명에 따라 활성 산소종으로 소정의 처리 및 소정의 어닐링 처리를 하게 되고, 이어서 상부 도전막(13)이 막(12)에 형성된다.
상부 도전막(상부 전극)(13)은 임의의 적합한 도전성 재료로 제조될 수 있다. 이의 바람직한 예는 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 백금(Pt), 질화 텅스텐(WN), 질화 티탄(TiN) 및 티탄 규소 니트라이드(TiSiN)와 같은 금속계 재료를 포함한다. 상부 도전막에 가장 바람직한 재료는 루테늄, 질화 텅스텐 및 티탄 규소 니트라이드이다.
상부 도전막(13)은 일반적으로 당해 분야에 공지되어 있는 임의의 적합한 증착 기법에 의해 형성될 수 있다. 그러나, 하부 도전막(11)의 경우에서와 같이, 커패시터가 복잡한 프로파일을 갖는 반도체 메모리 디바이스에 설치되면, CVD에 의해 상부 도전막(13)을 형성하는 것이 바람직하다. 반도체 선형 디바이스의 경우, 상부 도전막(13)은 또한 스퍼터링과 같은 PVD 기법에 의해 형성될 수 있다. 상부 도전막(13)은 통상적으로 0.01 내지 0.2 ㎛, 바람직하게는 0.02 내지 0.1 ㎛의 두께를 갖는다.
상기한 바와 같이, CVD와 같은 증착에 의해 산화 탄탈막(12)을 형성한 후, 막(12)은 활성 산소종으로 소정의 처리 및 소정의 어닐링 처리를 하게 된 후 상부 도전막(13)이 막(12)에 형성된다.
본 발명에 따른 활성 산소종으로의 처리는 증착에 의해 형성된 산화 탄탈막에 산소종을 혼입시켜 산화 탄탈막(12)의 산소 결핍을 보충하기 위해 수행된다. 활성 산소종은 산소 라디칼, 산소 이온 등을 포함할 수 있다. 활성 산소종으로의 이러한 처리는 산화 탄탈막(12)이 활성 산소종과 접촉하게 할 수 있는 임의의 적합한 방식으로 수행될 수 있다. 예를 들면, 산화 탄탈막은 오존 분위기에 놓일 수 있고, 오존은 자외선으로 조사되어 막과 접촉하는 활성 산소종을 생성할 수 있다. 다른 양태에서, 산소 플라즈마가 산소 플라즈마 생성 챔버에서 산소로부터 생성되어 처리 챔버에 도입되고 여기에 산화 탄탈막을 갖는 기판을 놓아서 산화 탄탈막을 산소 플라즈마와 접촉하게 하는 원격 산소 플라즈마 처리가 사용될 수 있다. 이 경우, 산화 질소(N2O)는 또한 산소 플라즈마 공급원으로서 사용될 수 있다. 다르게는, 산화 탄탈막은 단순히 산화 탄탈막을 오존 분위기에 위치시킴으로써 활성 산소종으로 처리될 수 있다. 활성 산소종으로의 처리는 통상적으로 300℃ 내지 650℃, 바람직하게는 400℃ 내지 500℃의 온도에서 수행된다. 더구나, 활성 산소종으로의 처리는 일반적으로 30 내지 600초, 바람직하게는 60 내지 120초 동안 수행된다. 유기 물질은 활성 산소종으로 처리하는 동안 산화 탄탈막으로부터 제거될 수 있다.
CVD와 같은 증착 방법에 의해 산화 탄탈막(12)을 형성한 후 상부 도전층(13)을 형성하기 전에, 어닐링 처리가 수행된다. 어닐링 처리는 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃, 바람직하게는 20℃ 내지 50℃, 보다 바람직하게는 30℃ 내지 50℃ 낮은 온도에서 불활성 분위기, 바람직하게는 질소 분위기에서 산화 탄탈막(12)에서 수행된다. 바람직하게는, 어닐링은 620℃ 내지 690℃, 보다 바람직하게는 650℃ 내지 680℃, 가장 바람직하게는 650℃ 내지 670℃의 온도에서 수행된다. 이 어닐링 처리는 산화 탄탈막(12)을 조밀화시켜 막의 품질을 개선시키고 하 부 도전막(11)의 산화를 최소 수준으로 억제한다. 또한, 산화 탄탈막은 어닐링 처리의 결과로서 부분적으로 결정화된다. 달리 말하면, 어닐링된 산화 탄탈은 대부분 무정형이지만, 이것은 또한 산화물의 결정을 함유한다. 어닐링 처리는 통상적으로 30 내지 300초, 바람직하게는 60 내지 180초 동안 수행된다. 당해 분야에 공지되어 있는 임의의 적합한 기법은 램프 어닐링 또는 로내(in-furnace) 어닐링과 같은 어닐링 처리를 수행하기 위해 사용될 수 있다. 또한, 산화 탄탈의 결정화 온도는 약 700℃이고, 이 온도에서 산화 탄탈은 금속계 하부 도전막에 형성된다.
도 5는 다른 온도, 즉 610℃, 620℃, 680℃ 및 700℃에서 어닐링된 산화 탄탈에 대한 X-선 회절 측정값을 나타낸 그래프를 나타낸다. 도 5로부터 산화 탄탈의 결정은 약 620℃에서 형성되기 시작하고 산화 탄탈막은 700℃에서 완전하게 결정화되는 것을 보여준다. 따라서, 산화 탄탈의 결정화 온도보다 10 내지 80℃ 낮은 본 발명의 어닐링 온도는 산화 탄탈을 완전하게 결정화시키지 않으면서 산화 탄탈을 어닐링하여 산화 탄탈막의 품질을 개선시킨다.
활성 산소종으로의 상기 처리는 순차적으로 수행될 수 있다. 따라서, 산화 탄탈막(12)을 하부 도전막(11)에 형성한 후, 산화 탄탈막(12)은 먼저 활성 산소종으로 처리되고 이어서 어닐링 처리될 수 있다. 다르게는, 산화 탄탈막(12)을 하부 도전막(11)에 형성한 후, 산화 탄탈막(12)은 먼저 어닐링 처리되고 이어서 활성 산소종으로 처리될 수 있다. 그러나, 후자가 바람직할 수 있다. 산화 탄탈막은 CVD에 의해 막 형성 직후 무정형이기 때문에, 활성 산소종은 이를 통해 비교적 용이하게 통과하여 이후 하부 도전막(11)을 산화시킨다. 우선 산화 탄탈막이 어닐링될 때, 이것은 조밀화되어 활성 산소종이 이를 통과하지 못하게 하고 하부 도전막(11)에 도달한다. 후자가 선택되면, 활성 산소종에 의해 산화 탄탈막의 산소 결핍을 보충하는 작용을 하지 않는다.
도 2는 본 발명에 따른 방법에 의해 제조될 수 있는 다른 커패시터의 개략적인 단면도이다. 도 2를 참조하면, 커패시터(20)는 하부 도전막(11)과 상부 도전막(13) 사이에 형성된 산화 탄탈막(12)이 제 1 산화 탄탈층(121) 및 제 2 산화 탄탈층(122)을 포함하는 2층 구조인 것을 제외하고는 도 1을 참조하여 기술된 커패시터(10)와 동일한 구조를 갖는다. 이 경우, 제 1 산화 탄탈막(121)은 도 1을 참조하여 기술된 커패시터(10)의 산화 탄탈막(12)과 동일한 방식으로 형성되고, 도 1을 참조하여 상기된 방식으로 어닐링된다(제 1 어닐링 처리). 이어서, 어닐링층(121)은 도 1을 참조하여 상기된 방식으로 활성 산소종으로 처리된다(활성 산소종으로의 제 1 처리). 이어서, 제 2 산화 탄탈층(122)은 도 1을 참조하여 상기된 방식으로 산화 탄탈막(12)과 같이 제 1 산화 탄탈층(121)에 형성되고, 도 1을 참조하여 상기된 방식으로 활성 산소종으로 처리된다. 이후, 층(122)은 어닐링된다(제 2 어닐링 처리). 제 2 어닐링 처리는 제 1 어닐링 처리와 같이 산화 탄탈의 결정화 온도보다 10 내지 80℃, 바람직하게는 20 내지 50℃, 보다 바람직하게는 30 내지 50℃ 낮은 온도, 바람직하게는 620 내지 690℃, 보다 바람직하게는 650 내지 680℃, 가장 바람직하게는 650 내지 670℃의 온도에서 수행될 수 있다. 그러나, 제 1 산화 탄탈층(121)이 제 1 어닐링 처리되고 이에 따라 조밀화되기 때문에, 이것은 제 2 어닐링 처리가 적어도 산화 탄탈의 결정화 온도에서 수행될 수 있도록 산소종에 대한 차단층으로서 작용할 수 있다. 제 2 어닐링 처리가 산화 탄탈의 결정화 온도 또는 그 이상의 온도에서 수행되면, 제 2 산화 탄탈층(122) 및 이후 제 1 산화 탄탈층(121)은 유전율을 최대로 증가시키기에 보다 충분하게 결정화될 것이다. 따라서, 제 2 어닐링 처리는 630 내지 750℃의 온도에서 수행되는 것이 바람직하다. 제 2 어닐링 처리는 통상적으로 30 내지 300초, 바람직하게는 60 내지 180초 동안 수행된다. 제 2 산화 탄탈층(122)의 형성 과정 뿐만 아니라 이후 활성 산소종으로의 제 2 처리 및 제 2 어닐링 처리 모두는 2회 이상 반복될 수 있음에 주목한다.
본 발명은 실시예에 의해 기술되나 이것으로 제한되어서는 안 된다.
실시예 1
질화 텅스텐막을 하기 나타낸 조건 하에서 CVD에 의해 0.05 ㎛의 두께로 규소 기판에 침착시켰다. 이어서, 산화 탄탈막을 또한 CVD에 의해 0.01 ㎛의 두께로 질화 텅스텐막에 침착시켰다. 산화 탄탈막을 갖는 기판을 오존 분위기 하의 반응 챔버에 놓고 120초 동안 425℃의 온도에서 자외선으로 조사하여 발생된 활성 산소종으로 산화 탄탈막을 처리하였다. 이어서, 산화 탄탈막을 질소 분위기에서 60초 동안 650℃에서 어닐링하였다. 이후, TiN막을 CVD에 의해 0.06 ㎛의 두께로 산화 탄탈막에 형성하여 목적하는 커패시터를 제조하였다. 커패시터는 산화막에 대해 단지 1.76 nm의 두께를 가졌다. 산화 탄탈막은 22의 유전율(ε)을 나타내었다.
<질화 텅스텐막의 형성 조건>
기판 온도: 500℃
반응 챔버 내부 압력: 300 Pa
WF6 기체 유속: 5 sccm
NH3 기체 유속: 500 sccm
<산화 탄탈막의 형성 조건>
기판 온도: 450℃
반응 챔버 내부 압력: 40 Pa
펜타에톡시탄탈 기체 유속: 16.5 mg/분
산소 기체 유속: 1000 sccm
He 기체 유속: 300 sccm
실시예 2
목적하는 커패시터를, 질화 텅스텐막 대신 TiSiN막을 하기 나타낸 조건 하에서 CVD에 의해 형성한 것을 제외하고는 실시예 1에서와 동일한 방식으로 제조하였다. 커패시터는 산화막에 대해 단지 1.34 nm의 두께를 가졌다. 산화 탄탈막은 29의 유전율(ε)을 나타내었다.
<질화 텅스텐막의 형성 조건>
기판 온도: 300℃ 내지 500℃
사용된 기체: TiCl4/SiH4/N2
실시예 3
실시예 1에서와 동일한 방식으로, 질화 텅스텐막 및 산화 탄탈막(두께: 0.05 ㎛)을 규소 기판에 차례대로 형성하고, 산화 탄탈막을 활성 산소종으로 처리하고(60초 동안 수행함) 어닐링하였다. 이어서, 제 2 산화 탄탈막을 또한 유사한 CVD에 의해 0.05 ㎛의 두께로 여기에 침착시켰다. 이후, 산화 탄탈막을 갖는 기판을 오존 분위기 하의 반응 챔버에 놓고 60초 동안 425℃의 온도에서 자외선으로 조사하여 발생된 활성 산소종으로 산화 탄탈막을 처리하였다. 이어서, 제 2 어닐링 처리를 질소 분위기에서 60초 동안 700℃에서 수행하였다. 이후, 상부 도전막을 실시예 1에서와 같이 제 2 산화 탄탈막에 형성하여 목적하는 커패시터를 제조하였다. 커패시터는 산화막에 대해 단지 1.39 nm의 두께를 가졌다. 산화 탄탈막은 28의 유전율(ε)을 나타내었다.
실시예 4
목적하는 커패시터를, 질화 텅스텐막 대신 TiSiN막을 실시예 2에서의 조건 하에서 형성한 것을 제외하고는 실시예 3과 동일한 방식으로 제조하였다. 커패시터는 산화막에 대해 단지 1.47 nm의 두께를 가졌다. 산화 탄탈막은 26의 유전율(ε)을 나타내었다.
실시예 1 내지 4에서 제조된 커패시터의 전기 특성(누출 전류 밀도)을 90℃의 온도에서 +75 V의 플레이트 전압의 조건 하에서 시험하였다. 도 3은 얻어진 결과를 나타낸다. 도 3에서, 곡선 a는 실시예 1의 커패시터의 성능을 나타내고, 곡선 b는 실시예 2의 커패시터의 성능을 나타내고, 곡선 c 및 d는 각각 실시예 3 및 4의 커패시터의 성능을 나타낸다. 도 3으로부터 모든 커패시터는 누출 전류 밀도 수준이 매우 낮아서 월등한 전기 특성을 나타낸 것으로 평가된다. 또한, 하부 도 전막의 재료와는 무관하게 본 발명에 따른 방법에 의해 수득된 커패시터는 단일 산화 탄탈막이 이를 위해 형성되고 이어서 단지 1회만 활성 산소종을 사용하는 처리 공정 및 어닐링 처리를 하게 되는 경우(실시예 1 및 2)보다 하나 이상의 산화 탄탈막이 이를 위해 형성되고 이어서 1회 이상 활성 산소종을 사용하는 처리 공정 및 어닐링 처리를 하게 되는 경우(실시예 3 및 4)에 더 우수한 전기 특성을 나타낸 것으로 평가된다.
실시예 5
루테늄막을 진공 증발에 의해 0.05 ㎛의 두께로 규소 기판에 형성하였다. 이어서, 0.01 ㎛ 두께의 산화 탄탈막을 실시예 1에 대해 상기된 기법을 사용하여 루테늄막에 침착시켰다. 산화 탄탈막을 갖는 기판을 오존 분위기 하의 반응 챔버에 놓고 120초 동안 425℃의 온도에서 자외선으로 조사하여 발생된 활성 산소종으로 산화 탄탈막을 처리하였다. 이어서, 산화 탄탈막을 질소 분위기에서 60초 동안 650℃(본 발명) 또는 700℃(비교 실시예 A)에서 어닐링하였다. 이후, TiN막을 CVD에 의해 0.06 ㎛의 두께로 산화 탄탈막에 형성하여 커패시터를 제조하였다. 실시예 1의 커패시터 및 비교 실시예 A의 커패시터의 전기 특성(누출 전류 밀도)을 90℃의 온도에서 +75 V의 플레이트 전압의 조건 하에서 시험하였다. 도 4는 얻어진 결과를 나타낸다. 도 4에서, 곡선 a는 650℃에서 어닐링된 실시예 5의 커패시터의 성능을 나타내고, 곡선 b는 700℃에서 어닐링된 비교 실시예 A의 커패시터의 성능을 나타낸다. 곡선 c는 어닐링 처리를 하지 않은 커패시터(비교 실시예 B)의 성능을 나타낸다. 도 4로부터 산화 탄탈의 결정화 온도보다 충분히 낮은 온도에서 어 닐링된 커패시터(곡선 a)는 700℃에서 어닐링된 커패시터(비교 실시예 A, 곡선 b) 및 어닐링되지 않은 커패시터(비교 실시예 B, 곡선 c)보다 훨씬 더 우수한 전기 특성을 나타낸 것으로 평가된다.
상기 상세하게 나타낸 바와 같이, 본 발명에 따르면, 현재 하부 전극의 가능한 산화를 효과적으로 억제하고 산화 탄탈막의 막 품질을 개선시킬 수 있는 커패시터를 제조할 수 있다.
추가의 잇점 및 변형은 당해 분야의 숙련자에 의해 용이하게 인식될 것이다. 따라서, 더 넓은 양상의 본 발명은 본원에 나타내고 기술되는 구체적인 내용 및 대표적인 양태로 제한되지 않는다. 따라서, 여러 변형은 첨부된 청구범위 등에 의해 정의된 일반적인 발명 개념의 진의 또는 범주로부터 벗어나지 않으면서 이루어질 수 있다.
본 발명은 하부 전극의 산화를 억제하고 동시에 산화 탄탈막의 품질을 개선시킬 수 있는 커패시터의 제조방법을 제공한다.

Claims (14)

  1. 하부 도전막에 산화 탄탈막을 증착시키는 단계;
    산화 탄탈막을 활성 산소종으로 처리하는 단계;
    활성 산소종으로 처리된 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링(annealing)하는 단계; 및
    어닐링된 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법.
  2. 제 1 항에 있어서,
    어닐링이 약 620℃ 내지 약 690℃의 온도에서 수행되는 커패시터의 제조방법.
  3. 제 1 항에 있어서,
    하부 도전막이 금속계 도전성 재료로 형성되는 커패시터의 제조방법.
  4. 제 3 항에 있어서,
    금속계 재료가 루테늄, 텅스텐, 알루미늄, 백금, 질화 텅스텐, 질화 티탄 및 티탄 규소 니트라이드로부터 선택되는 커패시터의 제조방법.
  5. 하부 도전막에 산화 탄탈막을 증착시키는 단계;
    산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링하는 단계;
    어닐링된 산화 탄탈막을 활성 산소종으로 처리하는 단계; 및
    활성 산소종으로 처리된 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법.
  6. 제 5 항에 있어서,
    어닐링이 약 620℃ 내지 약 690℃의 온도에서 수행되는 커패시터의 제조방법.
  7. 제 5 항에 있어서,
    하부 도전막이 금속계 도전성 재료로 형성되는 커패시터의 제조방법.
  8. 제 7 항에 있어서,
    금속계 재료가 루테늄, 텅스텐, 알루미늄, 백금, 질화 텅스텐, 질화 티탄 및 티탄 규소 니트라이드로부터 선택되는 커패시터의 제조방법.
  9. 하부 도전막에 제 1 산화 탄탈막을 증착시키는 제 1 증착 단계;
    제 1 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도에서 어닐링하는 제 1 어닐링 단계;
    어닐링된 제 1 산화 탄탈막을 활성 산소종으로 처리하는 제 1 처리 단계;
    활성 산소종으로 처리된 제 1 산화 탄탈막에 제 2 산화 탄탈막을 증착시키는 제 2 증착 단계;
    제 2 산화 탄탈막을 활성 산소종으로 처리하는 제 2 처리 단계;
    활성 산소종으로 처리된 제 2 산화 탄탈막을 불활성 분위기에서 산화 탄탈의 결정화 온도보다 10℃ 내지 80℃ 낮은 온도 내지 산화 탄탈의 결정화 온도 사이의 온도 범위 내에서 어닐링하는 제 2 어닐링 단계; 및
    어닐링된 제 2 산화 탄탈막에 상부 도전막을 형성하는 단계를 포함하고, 상부 도전막의 형성 단계 이전에 상기 제 2 산화 탄탈막의 형성 단계, 활성 산소종으로의 제 2 처리 단계 및 제 2 어닐링 단계를 순차적으로 1회 이상 반복실시하는 것을 포함하는, 절연막으로서 산화 탄탈막을 갖는 커패시터의 제조방법.
  10. 제 9 항에 있어서,
    제 1 어닐링 단계가 약 620℃ 내지 약 690℃의 온도에서 수행되는 커패시터의 제조방법.
  11. 제 9 항에 있어서,
    제 2 어닐링 단계가 약 650℃ 내지 약 750℃의 온도에서 수행되는 커패시터의 제조방법.
  12. 제 9 항에 있어서,
    하부 도전막이 금속계 도전성 재료로 형성되는 커패시터의 제조방법.
  13. 제 12 항에 있어서,
    금속계 재료가 루테늄, 텅스텐, 알루미늄, 백금, 질화 텅스텐, 질화 티탄 및 티탄 규소 니트라이드로부터 선택되는 커패시터의 제조방법.
  14. 제 9 항에 있어서,
    제 2 산화 탄탈막의 형성 단계, 활성 산소종으로의 제 2 처리 단계 및 제 2 어닐링 단계가 순차적으로 2회 이상 수행되는 커패시터의 제조방법.
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