JP2003224203A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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Yoshitaka Nakamura
吉孝 中村
Isamu Asano
勇 浅野
Shinpei Iijima
晋平 飯島
Masahiko Hiratani
正彦 平谷
Hiroshi Sakuma
浩 佐久間
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Hitachi Ltd
NEC Corp
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NEC Electronics Corp
Hitachi Ltd
NEC Corp
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Abstract

(57)【要約】 【課題】 ＤＲＡＭメモリセル等に用いられる容量素子
のリーク電流を低減し、半導体集積回路装置の特性の向
上を図る。 【解決手段】 メモリセル形成領域の情報転送用ＭＩＳ
ＦＥＴＱｓとプラグ２０および３９を介して接続される
情報蓄積用容量素子Ｃを、酸化シリコン膜４１中の孔４
２内にＲｕ膜よりなる下部電極４３ａを形成し、この下
部電極４３ａ上に、酸化タンタル膜を堆積した後、この
膜に、酸化性雰囲気中で、酸素欠陥を修復するに十分な
温度以上であって、酸化タンタル膜より下層の材料に影
響を与えない温度での第１熱処理を行い、さらに、不活
性雰囲気中で、酸化タンタル膜が、完全結晶化しない温
度（６５０℃以下）であって、その後の工程で加わる温
度以上の温度での第２熱処理を施した後、酸化タンタル
膜よりなる容量絶縁膜４４ｂ上に、Ｒｕ膜およびＷ膜の
積層膜よりなる上部電極４５ｃを形成することにより形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）等のメモリセルに用いられる
容量素子に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）と、このＭＩＳＦＥＴに直列に接続された情報
蓄積用容量素子を有している。この情報蓄積用容量素子
は、例えば、下部電極となるシリコン、容量絶縁膜とな
る酸化タンタルおよび上部電極となる高融点金属膜を順
次堆積して形成される。
【０００３】しかしながら、下部電極にシリコンを用い
る場合は、その上層に形成される酸化タンタルの結晶化
や膜質の改善のための熱処理時に、シリコンと酸化タン
タルとの界面にシリコン酸化膜が形成される。従って、
酸化タンタルとシリコン酸化膜が誘電体として寄与する
ため、高誘電率化が困難であった。
【０００４】本発明者らは、情報蓄積用容量素子を構成
する下部電極材料についての研究・開発を行っており、
上記問題を解決するための下部電極材料として、ルテニ
ウム（Ｒｕ）の採用を検討している。
【０００５】このＲｕは、酸化膜のような低誘電率膜を
生成し難く、また、金属であるため薄く形成しても電極
の寄生抵抗を十分小さくすることが可能であると考えら
れる。例えば、ＩＣＳＳＤＭ（International Conferen
ce on Solid State Devicesand Materials）１９９９，
ｐｐ．１６２−１６３には、上部電極と下部電極にルテ
ニウムを用い、容量絶縁膜として酸化タンタルを用いた
ＤＲＡＭのキャパシタが記載され、酸化タンタルのアニ
ールにおいて、６５０℃以下では比誘電率が３２であ
り、およそ７００℃では比誘電率が６０となるとの記載
がある。
【０００６】また、例えば、特開平１０−２２９０８０
号公報には、容量素子の誘電体膜として用いられる酸化
膜の膜質の改善についての記載があり、減圧ＣＶＤ法な
どによりアモルファスの酸化膜、例えばＴａ2Ｏ5膜を成
膜した後、大気圧下でオゾンを含む雰囲気中において３
００〜５００℃、好ましくは３５０〜４５０℃の温度で
熱処理を行うことにより、酸化物の絶縁性を向上させる
技術が開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者らが、下部電極としてＲｕ膜を検討した結果、リーク
電流が増大するという現象が見られた。
【０００８】このリーク電流について考察してみると、
下部電極にシリコンを用いる場合は、前述した通りシリ
コンと酸化タンタルとの界面にシリコン酸化膜が形成さ
れるため、リーク電流は低く抑えられていた。
【０００９】しかしながら、下部電極にＲｕを用いる場
合は、かかる膜が形成され難いため、誘電率は向上する
ものの、容量素子を構成する酸化タンタル膜の良否がリ
ーク電流に大きく関与すると考えられる。
【００１０】このような分析に基づき、本発明者らが、
さらに、検討した結果、追って詳細に説明するように、
酸化タンタル膜の結晶状態や酸化タンタル膜と下部電極
との界面の状態が、リーク電流と大きく関与しているこ
とがわかった。
【００１１】本発明の目的は、容量素子のリーク電流を
低減することのできる技術を提供することにある。
【００１２】本発明の他の目的は、リーク電流を低減す
ることにより容量素子の特性の向上、ひいては、このよ
うな容量素子を有する半導体集積回路装置の特性の向上
を図ることができる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）本発明の半導体集積回路装置は、容
量素子を有する半導体集積回路装置の下部電極中には、
下部電極を構成する導電性物質粒の粒界が存在するが、
この下部電極中の粒界に対応する誘電膜の部分には、誘
電膜を構成する物質粒の粒界であって、誘電膜を貫通す
る粒界が存在しないものである。また、誘電膜中には、
下部電極中の粒界の端部から延在するような粒界が存在
しないものである。
【００１６】（２）また、例えば酸化タンタル膜よりな
る誘電膜の、下部電極中の粒界に対応する部分上には、
微結晶構造の酸化タンタル膜もしくは完全に結晶化して
いない酸化タンタル膜が存在する。このような容量素子
のリーク電流は、所定の条件下で、２×１０-8Ａ／ｃｍ
2以下である。
【００１７】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）下部電極を形成する工程と、（ｂ）前記
下部電極上に誘電膜を形成する工程と、（ｃ）前記誘電
膜に、酸化性雰囲気中において、第１熱処理を施す工程
と、（ｄ）前記誘電膜に、不活性雰囲気中において、第
２熱処理を施す工程と、（ｅ）前記誘電膜上に、上部電
極を形成する工程と、（ｆ）前記（ｄ）工程の後、第３
熱処理を施す工程と、を有するものである。
【００１８】この（ｄ）工程の第２熱処理温度は、
（ｆ）工程の第３熱処理温度より高い。例えば酸化タン
タル膜よりなる誘電膜は、その成膜時には、アモルファ
ス状態であり、また、（ｆ）工程の後においても、完全
結晶化していない。また、（ｄ）工程の第２熱処理の
後、誘電膜を構成する結晶の相（フェーズ）が変わる。
【００１９】また、（ｃ）工程の第１熱処理は、例えば
オゾン雰囲気中において、２５０〜４２０℃の処理であ
り、（ｄ）工程の第２熱処理は、例えば窒素雰囲気中に
おいて、４５０℃〜６５０℃の処理であり、（ｆ）工程
の第３熱処理は、例えば４５０℃以下で行われる処理で
ある。
【００２０】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態を図面に基づいて詳細に説明する。なお、実
施の形態を説明するための全図において同一機能を有す
るものは同一の符号を付し、その繰り返しの説明は省略
する。
【００２１】本実施形態のＤＲＡＭの製造方法を図１〜
図２５を用いて工程順に説明する。なお、図１〜図３お
よび図２１〜図２４は、半導体基板の要部断面を示す図
であり、その左側部分はＤＲＡＭのメモリセルが形成さ
れる領域（メモリセル形成領域（ＭＣＦＡ））を示し、
右側部分は論理回路等が形成される周辺回路形成領域
（ＰＣＦＡ）を示している。
【００２２】このメモリセル形成領域には、情報転送用
ＭＩＳＦＥＴＱｓと情報蓄積用容量素子（キャパシタ）
Ｃから成るメモリセルが形成され、周辺回路形成領域に
は、メモリセルを駆動するための回路や論理回路を構成
するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐが形成される。
【００２３】以下、情報転送用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの形成工程の一例について説明する。
【００２４】まず、図１に示すように、半導体基板（以
下、単に基板という）１をエッチングして溝を形成し、
熱酸化により薄い酸化膜を形成した後、この溝の内部に
酸化シリコン膜７を埋め込むことにより素子分離２を形
成する。この素子分離２を形成することにより、メモリ
セル形成領域においては、素子分離２によって周囲を囲
まれた細長い島状の活性領域（Ｌ）が形成される（図２
５参照）。これらの活性領域（Ｌ）のそれぞれには、例
えば、ソース、ドレインの一方を共有する情報転送用Ｍ
ＩＳＦＥＴＱｓが２個ずつ形成される。また、周辺回路
形成領域においては、メモリセルを駆動するための回路
や論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎや
ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域が適宜区画さ
れる。
【００２５】次に、基板１にｐ型不純物（例えば、ホウ
素（Ｂ））およびｎ型不純物（例えば、リン（Ｐ））を
イオン打ち込みした後、熱処理でこれらの不純物を拡散
させることによって、メモリセル形成領域の基板１にｐ
型ウエル３を形成し、周辺回路形成領域の基板１にｐ型
ウエル３およびｎ型ウエル４を形成する。
【００２６】次に、フッ酸系の洗浄液を用いて基板１
（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット
洗浄した後、熱酸化によりｐ型ウエル３およびｎ型ウエ
ル４のそれぞれの表面に清浄なゲート酸化膜８を形成す
る。
【００２７】次に、ゲート酸化膜８の上部に低抵抗多結
晶シリコン膜９ａをＣＶＤ（Chemical Vapor Depositio
n）法で堆積する。続いて、低抵抗多結晶シリコン膜９
ａの上部にスパッタリング法で薄いＷＮ（窒化タングス
テン）膜９ｂとＷ（タングステン）膜９ｃとを堆積し、
さらにその上部にＣＶＤ法で窒化シリコン膜１０を堆積
する。
【００２８】次に、フォトレジスト膜（図示せず）をマ
スクにして窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂ
および多結晶シリコン膜９ａをドライエッチングするこ
とにより、ゲート電極Ｇを形成する。このゲート電極Ｇ
は、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃ
からなる。また、このゲート電極Ｇの上部には、窒化シ
リコン膜１０からなるキャップ絶縁膜が残存する。な
お、メモリセル形成領域に形成されたゲート電極Ｇは、
ワード線ＷＬとして機能する。
【００２９】次に、メモリセル形成領域および周辺回路
形成領域のｐ型ウエル３上のゲート電極Ｇの両側にリン
（Ｐ）イオンをイオン打ち込みすることによってｎ-型
半導体領域１１を形成する。次いで、周辺回路形成領域
のｎ型ウエル４上のゲート電極Ｇの両側にフッ化ホウ素
（ＢＦ）イオンをイオン打ち込みすることによってｐ -
型半導体領域１２を形成する。
【００３０】次に、基板１上にＣＶＤ法で窒化シリコン
膜１３を堆積した後、メモリセル形成領域の基板１の上
部をフォトレジスト膜（図示せず）で覆い、周辺回路形
成領域の窒化シリコン膜１３を異方的にエッチングする
ことによって、周辺回路形成領域のゲート電極Ｇの側壁
にサイドウォールスペーサを形成する。
【００３１】次に、周辺回路形成領域のｐ型ウエル３上
のゲート電極Ｇの両側にヒ素（Ａｓ）イオンをイオン打
ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成する。次いで、周辺回路形成領域
のｎ型ウエル４上のゲート電極Ｇの両側にフッ化ホウ素
（ＢＦ）イオンを、イオン打ち込みすることによってｐ
+型半導体領域１５（ソース、ドレイン）を形成する。
【００３２】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレイン
（ｎ-型半導体領域１１およびｎ+型半導体領域１４、ｐ
-型半導体領域１２およびｐ+型半導体領域１５）を備え
たｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐが形成され、メモリセル形成領域にｎチ
ャネル型ＭＩＳＦＥＴで構成される情報転送用ＭＩＳＦ
ＥＴＱｓが形成される。
【００３３】次に、ゲート電極Ｇの上部に酸化シリコン
膜１６を形成し、フォトレジスト膜（図示せず）をマス
クにしてメモリセル形成領域のｎ-型半導体領域１１上
の酸化シリコン膜１６をドライエッチングし、窒化シリ
コン膜１３表面を露出させる。その後、露出した窒化シ
リコン膜１３をドライエッチングすることによって、ｎ
-型半導体領域１１の上部にコンタクトホール１８、１
９を形成する。この後、コンタクトホール１８、１９を
介してヒ素（Ａｓ）イオンをイオン打ち込みすることに
よってｎ+型半導体領域１７を形成する。
【００３４】次に、コンタクトホール１８、１９の内部
にプラグ２０を形成する。プラグ２０を形成するには、
コンタクトホール１８、１９の内部を含む酸化シリコン
膜１６の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜を化学機械研磨（ＣＭＰ：Chemic
al Mechanical Polishing）法で研磨してコンタクトホ
ール１８、１９の内部のみに残すことによって形成す
る。なお、多結晶シリコン膜中のｎ型不純物を拡散させ
ることによりｎ+型半導体領域１７を形成してもよい。
【００３５】次に、図２に示すように、酸化シリコン膜
１６の上部にＣＶＤ法で酸化シリコン膜２１を堆積した
後、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングで周辺回路形成領域の酸化シリコン膜２１
およびその下層の酸化シリコン膜１６をドライエッチン
グすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+型半導体領域１４の上部にコンタクトホール２２を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体
領域１５の上部にコンタクトホール２３を形成する。ま
た、このとき同時に、メモリセル形成領域のコンタクト
ホール１８中のプラグ２０の上部にスルーホール２５を
形成する。
【００３６】次に、コンタクトホール２２、２３の内部
およびスルーホール２５の内部にプラグ２７を形成す
る。このプラグ２７は、例えばコンタクトホール２２、
２３の内部およびスルーホール２５の内部を含む酸化シ
リコン膜２１の上部にＣＶＤ法で薄いＴｉＮ（窒化チタ
ン）膜を堆積し、さらに、Ｗ膜を堆積した後、酸化シリ
コン膜２１の上部のＷ膜およびＴｉＮ膜をＣＭＰ法で研
磨し、これらの膜をコンタクトホール２２、２３の内部
およびスルーホール２５の内部のみに残すことによって
形成する。
【００３７】次に、メモリセル形成領域のプラグ２７お
よび酸化シリコン膜２１の上部にビット線ＢＬを形成
し、周辺回路形成領域の酸化シリコン膜２１の上部に第
１層目の配線３０〜３２を形成する。ビット線ＢＬおよ
び第１層目の配線３０〜３２は、例えば酸化シリコン膜
２１の上部にスパッタリング法でＷ膜を堆積した後、フ
ォトレジスト膜をマスクにしてこのＷ膜をドライエッチ
ングすることによって形成する。
【００３８】次に、図３に示すように、ビット線ＢＬお
よび第１層目の配線３０〜３２の上部に例えば、ＣＶＤ
法で酸化シリコン膜３４を形成する。
【００３９】次に、メモリセル形成領域の酸化シリコン
膜３４およびその下層の酸化シリコン膜２１をドライエ
ッチングすることによって、コンタクトホール１９内の
プラグ２０の上部にスルーホール３８を形成する。
【００４０】次に、スルーホール３８の内部にプラグ３
９を形成する。プラグ３９は、スルーホール３８の内部
を含む酸化シリコン膜３４の上部にｎ型不純物（例え
ば、リン）をドープした低抵抗多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してスルーホール３８の内部のみに残すことによっ
て形成する。
【００４１】この後、プラグ３９上に、Ｒｕ（ルテニウ
ム）膜４３からなる下部電極４３ａ、酸化タンタル膜４
４からなる容量絶縁膜（誘電膜）４４ｂおよびＲｕ膜４
５ａとＷ膜４５ｂの積層膜からなる上部電極４５ｃによ
って構成される情報蓄積用容量素子Ｃを形成する。
【００４２】この情報蓄積用容量素子Ｃの形成工程を、
図４〜図２０を参照しながら詳細に説明する。これらの
図のうち図４〜図８および図２０は、プラグ３９上の情
報蓄積用容量素子Ｃの形成予定領域を模式的に表した図
である。
【００４３】まず、図４に示すように、プラグ３９の表
面にバリアメタル膜ＢＭを形成する。バリアメタル膜Ｂ
Ｍを形成するには、まず、エッチングによってプラグ３
９の表面を酸化シリコン膜３４の表面よりも下方に後退
させることによって、プラグ３９の上部にバリアメタル
膜ＢＭを埋め込むスペースを確保する。次に、酸化シリ
コン膜３４の上部にスパッタリング法でＴａＮ（窒化タ
ンタル）膜を堆積することによって、プラグ３９の上部
の前記スペース内にＴａＮ膜を埋め込んだ後、スペース
外部のＴａＮ膜をＣＭＰ法（またはエッチバック）で除
去する。
【００４４】なお、プラグ３９の形成時、即ち、酸化シ
リコン膜３４の上部にＰをドープしたｎ型多結晶シリコ
ン膜をＣＶＤ法で堆積することによってスルーホール３
８の内部にｎ型多結晶シリコン膜を埋め込んだ後、スル
ーホール３８の外部のｎ型多結晶シリコン膜をＣＭＰ法
（またはエッチバック）で除去する際に、スルーホール
３８の内部のｎ型多結晶シリコン膜をオーバー研磨（オ
ーバーエッチング）することによって、前記スペースを
確保してもよい。
【００４５】次いで、図５に示すように、酸化シリコン
膜３４およびバリアメタル膜ＢＭの上部にＣＶＤ法で膜
厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続い
て窒化シリコン膜４０の上部にＣＶＤ法で１．４μｍ程
度の酸化シリコン膜４１を堆積する。
【００４６】情報蓄積用容量素子Ｃの下部電極は、次の
工程でこの酸化シリコン膜４１および窒化シリコン膜４
０中に形成する孔（凹部）の内部に形成される。下部電
極の表面積を大きくして蓄積電荷量を増やすためには、
酸化シリコン膜４１を厚く（ここでは１．４μｍ程度）
堆積する必要がある。酸化シリコン膜４１は、例えば酸
素とテトラエトキシシラン（ＴＥＯＳ）とをソースガス
に用いたプラズマＣＶＤ法で堆積し、その後、必要に応
じてその表面をＣＭＰ法で平坦化する。
【００４７】次に、酸化シリコン膜４１の上部に、例え
ばタングステン膜等からなり、プラグ３９上に開口部を
有するハードマスク（図示せず）を形成する。
【００４８】次いで、ハードマスクをマスクに酸化シリ
コン膜４１をドライエッチングした後、露出した窒化シ
リコン膜４０をドライエッチングすることにより、深い
孔（凹部）４２を形成する。このように窒化シリコン膜
４０は、エッチングストッパの役割を果たす。また、深
い孔（凹部）４２の底面には、スルーホール３８内のバ
リアメタル膜ＢＭの表面が露出する。
【００４９】次いで、酸化シリコン膜４１の上部に残っ
たハードマスク（図示せず）を除去した後、酸化シリコ
ン膜４１の上部および孔４２の内部に、スパッタリング
法により薄いＲｕ膜（図示せず）を形成する。かかる膜
を形成しておけば、スパッタリング法により形成された
膜が種となり、後述するＣＶＤ法によるＲｕ膜を効率良
く形成することができる。
【００５０】次いで、図６に示すように、酸化シリコン
膜４１の上部および孔４２の内部に、膜厚２０ｎｍ程度
のＲｕ膜４３を、例えば、エチルシクロペンタジエニル
ルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）とＯ2を原料とし
たＣＶＤ法により形成する。このＲｕ膜４３は、情報蓄
積用容量素子Ｃの下部電極となる。下部電極材料として
は、Ｒｕ膜の他、Ｐｔ（白金）膜やＩｒ（イリジウム）
膜等を用いることができる。
【００５１】次いで、Ｒｕ膜４３上にフォトレジスト膜
（図示せず）を塗布し、全面露光を行った後、現像する
ことによって、孔４２内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化シリコン膜４１の上部の不要なＲｕ膜４３をドラ
イエッチングで除去する際に、孔４２の内部（側壁およ
び底面）のＲｕ膜４３が除去されるのを防ぐ保護膜とし
て使用される。次いで、このフォトレジスト膜をマスク
に、ドライエッチングをすることにより、酸化シリコン
膜４１上のＲｕ膜４３を除去し、下部電極４３ａを形成
する。次いで、孔４２内のフォトレジスト膜を除去する
（図７）。
【００５２】なお、バリアメタル膜ＢＭは、後述する製
造工程の途中で行われる熱処理によって、下部電極４３
ａを構成するＲｕ膜４３とプラグ３９を構成する多結晶
シリコンとが不所望のシリサイド反応を引き起こすのを
防ぐために形成する。なお、このバリアメタル膜ＢＭ
を、ＴｉＮ膜、Ｗ膜、ＷＮ膜、ＷＳｉＮ膜、ＴａＳｉＮ
膜、ＴｉＡｌＮ膜、もしくはＴａ（タンタル）膜等によ
り形成してもよい。
【００５３】次に、図８に示すように、下部電極４３ａ
が形成された孔４２の内部および酸化シリコン膜４１上
に容量絶縁膜（誘電膜）となる酸化タンタル膜４４を堆
積する。この酸化タンタル膜４４は、例えば、Ｔａ（Ｏ
Ｃ2Ｈ5）5とＯ2を原料としたＣＶＤ法により形成するこ
とができ、その膜厚は１０ｎｍ程度とする。ここで、Ｃ
ＶＤ法により堆積された酸化タンタル膜は、アモルファ
ス（非晶質）状態である。
【００５４】次に、酸化タンタル膜４４に、酸化性雰囲
気中、例えば、Ｏ3（オゾン）雰囲気中での第１熱処理
（アニール）を施す。この第１熱処理は、酸化タンタル
膜４４中の酸素欠陥を修復するために行う。
【００５５】この第１熱処理の温度は、１）酸素欠陥を
修復するに十分な温度以上であって、２）酸化タンタル
膜４４より下層の材料、例えば、下部電極（Ｒｕ膜）４
３ａ、バリアメタル膜ＢＭやプラグ（多結晶シリコン
膜）３９に影響を与えない温度である必要がある。
【００５６】この第１熱処理の温度の上限と下限は、用
いる材料や処理の雰囲気によって異なってくるが、本実
施の形態のように、下部電極としてＲｕ膜を用いた場合
は、オゾン雰囲気下で４２０℃以下で処理する必要があ
る。また、酸化タンタル膜の酸素欠陥を修復するために
は、オゾン雰囲気下で３００℃以上の温度で処理する必
要がある。
【００５７】図９は、Ｒｕ膜と酸化タンタル（Ｔａ
2Ｏ5）膜との積層膜をオゾン雰囲気下、５００℃で熱処
理を施した場合の膜の状態を示す写真である。図１０
は、図９に示す膜の状態を模式的に表した図である。な
お、図９および後述の図１１において酸化タンタル（Ｔ
ａ2Ｏ5）膜は、アモルファス状態である。
【００５８】図９および図１０に示すように、オゾン雰
囲気下、５００℃で熱処理を施した場合、Ｒｕ膜と酸化
タンタル膜との界面には、酸化ルテニウム膜（Ｒｕ
Ｏ2）が形成されている。このような膜が形成される
と、容量の低下、リーク電流の増大(Ｔａ2Ｏ5膜に歪み
が生じるため)等、情報蓄積用容量素子Ｃの特性を劣化
させる。
【００５９】これに対して、図１１および図１２に示す
ように、オゾン雰囲気下、４００℃で熱処理を施した場
合は、Ｒｕ膜と酸化タンタル（Ｔａ2Ｏ5）膜との界面の
酸化ルテニウム膜（ＲｕＯ2）を確認することができな
い。図１１は、Ｒｕ膜と酸化タンタル膜との積層膜をオ
ゾン雰囲気下、４００℃で熱処理を施した場合の膜の状
態を示す写真である。図１２は、図１１に示す膜の状態
を模式的に表した図である。
【００６０】このように、本実施の形態によれば、Ｒｕ
膜上の酸化タンタル膜に、オゾン雰囲気下で３００〜４
００℃の第１熱処理を施したので、酸化タンタルの酸素
欠陥を修復し、また、酸化タンタル膜より下層の材料の
界面（例えば、Ｒｕ膜と酸化タンタル膜との界面、バリ
アメタル膜と下部電極との界面やバリアメタル膜とプラ
グとの界面）に、酸化物が形成されることを防止するこ
とができる。もしくは、これらの界面に形成される酸化
膜厚を低減、例えば、これらの界面に形成される酸化物
の膜厚を、酸化タンタル膜の膜厚の１／１０以下とする
ことができる。
【００６１】なお、酸化タンタル膜の酸素欠陥を修復す
るためには、酸素（Ｏ2）雰囲気下では、６００℃以上
の温度で処理する必要があるため、下部電極としてＲｕ
膜を用いた場合は、酸素雰囲気下での好適な第１熱処理
温度が存在しない。従って、下部電極としてＲｕ膜を用
いた場合は、その上層の酸化タンタル膜に、オゾン雰囲
気下で第１熱処理を施して好適である。また、下部電極
として、Ｐｔ（白金）膜等前述した他の材料を用いるこ
とにより酸素（Ｏ2）雰囲気下での処理が可能となり得
る。
【００６２】次に、酸化タンタル膜４４に、不活性雰囲
気中、例えば、Ｎ2（窒素）雰囲気中での第２熱処理
（アニール）を施す。この第２熱処理により、酸化タン
タル膜４４を構成する結晶が再配列する。
【００６３】ここで、重要なことは、酸化タンタル膜４
４を完全に結晶化させないことである。従って、この第
２熱処理の後、酸化タンタル膜は、相（フェーズ）が変
わり微結晶となるが、完全結晶化していない。
【００６４】ここで、完全結晶化とは、さらに高温（６
７５℃以上）の熱処理を加えても結晶粒が大きくなら
ず、また、結晶粒の移動が起こらない状態をいう。この
ような結晶化は、６７５℃（酸化タンタル膜の結晶の転
移温度）以上で起こる。また、結晶化が進むと酸化タン
タル膜の比誘電率は６０以上となる。
【００６５】なお、この第２熱処理の後、酸化タンタル
膜は、微結晶状態ではなく、アモルファス状態であって
もよい。
【００６６】この第２熱処理の温度の上限と下限は、用
いる材料によって異なってくるが、本実施の形態のよう
に、酸化タンタル膜を用いた場合は、完全結晶化しない
温度（６７５℃以下）で処理する必要がある。
【００６７】このように、酸化タンタル膜を完全結晶化
させない理由について以下に説明する。
【００６８】図１３は、Ｒｕ膜と酸化タンタル（Ｔａ2
Ｏ5）膜との積層膜をオゾン雰囲気下、４００℃で第１
熱処理を施した後、窒素雰囲気下、７００℃で第２熱処
理を施した場合の膜の状態を示す写真である。図１４
は、図１３に示す膜の状態を模式的に表した図である。
【００６９】図１３および図１４に示すように、下部電
極を構成するＲｕ膜中には、Ｒｕの結晶粒界ＧＢ１が存
在する。このように、結晶粒界ＧＢ１が存在するＲｕ膜
上の酸化タンタル膜に、窒素雰囲気下、７００℃で第２
熱処理を施し、酸化タンタル膜を完全結晶化した場合に
は、Ｒｕ膜中の結晶粒界ＧＢ１から延在する酸化タンタ
ルの結晶粒界ＧＢ２が形成される。この場合、結晶粒界
ＧＢ２は、酸化タンタル膜を貫通するよう形成されてい
る。このような結晶粒界ＧＢ２が形成されてしまうと、
酸化タンタル膜を介して下部電極から上部電極に流れる
リーク電流が大きくなり、ＤＲＡＭメモリセルの情報保
持特性が劣化する。
【００７０】このように、結晶粒界ＧＢ２が形成される
のは、酸化タンタル膜の結晶化が、その下地のＲｕ膜の
結晶と配向性を持って進むことによるものと考えられ
る。即ち、Ｒｕの結晶上には、酸化タンタル膜の結晶が
成長するが、Ｒｕ膜の結晶粒界上には、酸化タンタル膜
の結晶が成長し難く、Ｒｕ膜の結晶粒界ＧＢ１上に酸化
タンタル膜の結晶粒界ＧＢ２が形成されてしまうと考え
られる。
【００７１】これに対して、図１５および図１６に示す
ように、Ｒｕ膜と酸化タンタル（Ｔａ2Ｏ5）膜との積層
膜ををオゾン雰囲気下、４００℃で第１熱処理を施した
後、窒素雰囲気下、６００℃で第２熱処理を施した場
合、酸化タンタル膜は、微結晶となり、完全結晶化して
いないので、酸化タンタル膜中に、結晶粒界を確認する
ことができない。なお、図１５は、Ｒｕ膜と酸化タンタ
ル膜との積層膜をオゾン雰囲気下、４００℃で第１熱処
理を施した後、窒素雰囲気下、６００℃で第２熱処理を
施した場合の膜の状態を示す写真である。図１６は、図
１５に示す膜の状態を模式的に表した図である。
【００７２】このように、本実施の形態によれば、Ｒｕ
膜上の酸化タンタル膜に、窒素雰囲気下であって、完全
結晶化しない温度（６５０℃以下）で第２熱処理を施し
たので、酸化タンタル膜に結晶粒界が形成されるのを防
止もしくは低減することができる。その結果、酸化タン
タル膜を介するリーク電流を低減することができる。
【００７３】また、酸化タンタル膜４４に施される不活
性雰囲気中での第２熱処理は、酸化タンタル膜４４の形
成後に行われる処理の際に加わる温度以上の温度で行
う。
【００７４】即ち、後述するように、情報蓄積用容量素
子上には、プラグ５３や配線５４等が形成される。プラ
グ５３や配線５４の形成工程における高温の処理は、プ
ラグを構成するＷ膜をＣＶＤ法により形成する際の成膜
温度の４５０℃程度である。
【００７５】従って、第２熱処理を４５０℃以上の温度
で行うことにより、以下の効果を得ることができる。
【００７６】即ち、酸化タンタル膜に４５０℃以下の第
２熱処理を施した場合、酸化タンタル膜の完全結晶化
は、防止できるものの、その後、かかる温度より高温の
熱負荷が酸化タンタル膜に加わると、酸化タンタル膜の
結晶粒が移動し、酸化タンタル膜とその下層のＲｕ膜
（下部電極）との界面の状態を劣化、例えば、界面中の
ボイド（空孔）が生じたり、また、酸化タンタル膜中
に、酸化タンタル膜のヒロック（突起）が生じたりす
る。その結果、リーク電流が増大する等、情報蓄積用容
量素子Ｃの特性を劣化させる。
【００７７】また、このようなプラグ形成工程において
は、酸化タンタル膜上に、上部電極４５ｃや酸化シリコ
ン膜（層間絶縁膜）５０が既に形成されているため、こ
れらの膜の膜応力の変化も加わり、酸化タンタル膜とそ
の下層のＲｕ膜（下部電極）との界面の状態を劣化させ
てしまう。
【００７８】これに対して、あらかじめ、４５０℃以上
の温度で第２熱処理を行っておけば、かかるプラグ形成
工程において、酸化タンタル膜の結晶粒が移動せず、情
報蓄積用容量素子Ｃの特性を維持することができる。ま
た、膜応力の変化を抑制でき、情報蓄積用容量素子Ｃの
特性を維持することができる。
【００７９】なお、ここでは、酸化タンタル膜４４の形
成後に行われる処理として、プラグ形成工程を挙げた
が、かかるプラグ形成工程に限らず、例えば、上部電極
を構成する導電性膜の形成工程や、その上部の層間絶縁
膜（酸化シリコン膜）や配線の形成工程の際加わる温度
（熱負荷）を考慮する必要があることはいうまでもな
い。
【００８０】例えば、上部電極（４５ｃ）を構成する膜
として後述するＲｕ膜に変えて、ＴｉＮ（窒化チタン）
膜やかかる膜を含む積層膜を用いた場合、ＣＶＤ法によ
るＴｉＮ膜の成膜温度は、５００℃である。従って、こ
の場合は、５００℃以上の温度で第２熱処理を行うこと
により、酸化タンタル膜の結晶粒が移動を防止でき、ま
た、膜応力の変化を抑制できる。なお、ＣＶＤ−ＴｉＮ
膜やかかる膜を含む積層膜を配線（５４、５６等）とし
て用いた場合も同様である。
【００８１】このように、本実施の形態によれば、Ｒｕ
膜上の酸化タンタル膜に、窒素雰囲気下で、完全結晶化
しない温度（６５０℃以下）で、その後の工程で加わる
温度以上の温度で第２熱処理を施したので、酸化タンタ
ル膜に結晶粒界が形成され、また、酸化タンタル膜の結
晶粒が移動することを防止もしくは低減することがで
き、情報蓄積用容量素子Ｃの特性を向上させることがで
きる。
【００８２】図１７に、第１熱処理（酸化性（Ｏ3）雰
囲気での熱処理）と第２熱処理（不活性（Ｎ2）雰囲気
での熱処理）の温度とリーク電流の関係を示す。（ａ）
は、第３の熱処理（酸化タンタル膜形成後の熱処理）を
行う前の状態での値を、また、（ｂ）は、窒素雰囲気
中、５００℃で第３の熱処理を行った後の値を示す。ま
た、図１８に、第１熱処理と第２熱処理の温度と比誘電
率の関係を示す。
【００８３】これらの関係は、図１９に示すＴＥＧ（Te
st Element Group）パターンを用いて評価したものであ
る。即ち、図１９に示すように、多結晶シリコン（ｐｏ
ｌｙ−Ｓｉ）膜、膜厚約５０ｎｍのＴａＮ膜、膜厚約２
００ｎｍのＲｕ膜および膜厚約１０ｎｍの酸化タンタル
膜（ＴａＯ）の積層膜上に、電極としてＲｕバンプ(５
０ｎｍ厚)が形成されたパターンを用い、１２０℃で、
ＴａＯ膜上下のＲｕ電極間に、約１Ｖの電圧を印加した
場合のリーク電流（Ａ／ｃｍ2）および比誘電率（ε）
を測定した。酸化タンタル膜（ＴａＯ）は、第１および
第２熱処理（どちらか一方もしくは熱処理がない場合も
有り）が施されている。また、図１７（ｂ）において
は、第３熱処理も施されている。
【００８４】図１７（ａ）に示すように、例えば、４２
０℃で第１熱処理（酸化性雰囲気での熱処理）を行い、
６００℃で第２熱処理（不活性雰囲気での熱処理）を行
った場合は、リーク電流は、1×１０-8（以下１０-nを
ｅ−ｎと示す）Ａ／ｃｍ2であった。これに対して、ま
た、４２０℃で第１熱処理（酸化性雰囲気での熱処理）
を行い、７００℃で第２熱処理（不活性雰囲気での熱処
理）を行った場合は、リーク電流は増大した。即ち、１
ｅ−５（Ａ／ｃｍ2）以上となり、短絡（デッドショー
ト：ＤＣ）となった。また、例えば、４２０℃で第１熱
処理（酸化性雰囲気での熱処理）を行い、第２熱処理
（不活性雰囲気での熱処理）を行わない（ｓｋｉｐ）
と、リーク電流は、１ｅ−８（Ａ／ｃｍ2）であった
が、図１７（ｂ）に示すように、第３熱処理として窒素
雰囲気中、５００℃で第３の熱処理を行った後のリーク
電流は、第２の熱処理を行った場合は１ｅ−８（Ａ／ｃ
ｍ2）のままであるのに対して、第２の熱処理を行わな
い場合は３ｅ−５（Ａ／ｃｍ2）に増大した。
【００８５】また、図１７（ａ）において、５００℃で
第１熱処理（酸化性雰囲気での熱処理）を行い、第２熱
処理（不活性雰囲気での熱処理）を行わないと、リーク
電流は、３ｅ−６（Ａ／ｃｍ2）であった。
【００８６】一方、図１８に示すように、例えば、４２
０℃で第１熱処理（酸化性雰囲気での熱処理）を行い、
６００℃で第２熱処理（不活性雰囲気での熱処理）を行
った場合は、酸化タンタル膜の比誘電率は、３８であっ
た。また、４２０℃で第１熱処理（酸化性雰囲気での熱
処理）を行い、７００℃で第２熱処理（不活性雰囲気で
の熱処理）を行った場合は、酸化タンタル膜の比誘電率
は５０以上であった。これに対して、４２０℃で第１熱
処理（酸化性雰囲気での熱処理）を行い、８００℃で第
２熱処理（不活性雰囲気での熱処理）を行った場合は、
リーク電流が大きく比誘電率は測定不能であった。
【００８７】このように、第１熱処理（酸化性雰囲気で
の熱処理）温度が、３００℃〜４２０℃、第２熱処理
（不活性雰囲気での熱処理）温度が６００℃の場合に
は、第３熱処理後も１ｅ−８（Ａ／ｃｍ2）のリーク電
流が得られ、また、３８程度の比誘電率が得られた。
【００８８】このように、本実施の形態によれば、リー
ク電流を２ｅ−８（Ａ／ｃｍ2）以下に抑えることがで
きる。
【００８９】次に、酸化タンタル膜の第１および第２熱
処理後のＤＲＡＭの製造方法を説明する。
【００９０】図２０に示すように、第１および第２熱処
理が施された酸化タンタル膜（容量絶縁膜）４４ｂの上
部に上部電極４５ｃを形成する。上部電極４５ｃは、例
えば酸化タンタル膜（容量絶縁膜）４４ｂの上部にＣＶ
Ｄ法でＲｕ膜４５ａ（膜厚３０ｎｍ程度）およびＷ膜４
５ｂ（膜厚１００ｎｍ程度）を堆積することによって形
成する。Ｗ膜は、上部電極４５ｃと後述する上層配線と
のコンタクト抵抗を低減するために使用される。なお、
Ｒｕ膜とＷ膜との間に、酸化タンタル膜（容量絶縁膜）
４４ｂからＷ膜へのガス（酸素や水素）の拡散による抵
抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００９１】ここまでの工程により、Ｒｕ膜４３からな
る下部電極４３ａ、酸化タンタル膜からなる容量絶縁膜
４４ｂおよびＲｕ膜とＷ膜との積層膜からなる上部電極
４５ｃによって構成される情報蓄積用容量素子Ｃが完成
し、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが略完成する。なお、図２５は、情報蓄積用容
量素子Ｃ形成後のメモリセル形成領域の要部平面図であ
る。図３やその上部の状態を表す図２０は、例えば、図
２５中のＡ−Ａ断面部と対応する。
【００９２】その後、メモリセル形成領域および周辺回
路形成領域に２層程度の配線が形成される。以下に、そ
の形成工程を説明する。
【００９３】まず、図２１に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５０を堆積
する。このとき、周辺回路形成領域の配線３０〜３２上
には、酸化シリコン膜３４、４１、５０および窒化シリ
コン膜４０よりなる厚い絶縁膜が残っている。
【００９４】次に、図２２に示すように、フォトレジス
ト膜（図示せず）をマスクにして周辺回路領域の配線３
０の上部の厚い絶縁膜（３４、４０、４１、５０）をド
ライエッチングすることによってスルーホール５１を形
成する。次いで、スルーホール５１の内部にプラグ５３
を形成する。このプラグ５３は、例えば酸化シリコン膜
５０の上部にスパッタリング法で薄いＴｉＮ膜を堆積
し、さらにその上部にＣＶＤ法でＷ膜を堆積した後、こ
れらの膜をエッチバックもしくはＣＭＰ法で研磨してス
ルーホール５１の内部に残すことにより形成する。
【００９５】この際、例えばＷ膜の成膜温度は、４５０
℃程度である。ここで、Ｒｕ膜（下部電極）上の酸化タ
ンタル膜には、窒素雰囲気下で、４５０℃以上の熱処理
を施してあるので、Ｗ膜の成膜時に、酸化タンタル膜の
結晶粒が移動することを防止もしくは低減することがで
きる。その結果、酸化タンタル膜とその下層のＲｕ膜
（下部電極）との界面の状態の劣化を防止することがで
き、情報蓄積用容量素子Ｃの特性を維持することができ
る。
【００９６】次に、図２３に示すように、酸化シリコン
膜５０の上部に配線５４〜５６を形成する。配線５４〜
５６を形成するには、まず、例えば酸化シリコン膜５０
の上部にスパッタリング法で薄いＴｉＮ膜、膜厚５００
ｎｍ程度のＡｌ（アルミニウム）合金膜および薄いＴｉ
膜を堆積する。なお、Ａｌ合金膜の成膜温度は、例え
ば、４００℃である。
【００９７】次いで、フォトレジスト膜（図示せず）を
マスクにして、ＴｉＮ膜、Ａｌ合金膜およびＴｉ膜の積
層膜をドライエッチングすることにより配線５４〜５６
を形成する。なお、この配線のうちメモリセル形成領域
に形成される配線５４の下層にも、プラグ５３（図２３
中には図示せず）が形成されている。
【００９８】次に、図２４に示すように、配線５４〜５
６の上部にＣＶＤ法により酸化シリコン膜５７を形成す
る。
【００９９】次に、フォトレジスト膜（図示せず）をマ
スクにして、情報蓄積用容量素子Ｃの上部にスルーホー
ル５８を形成する。またこのとき、配線５６の上部にス
ルーホール５９を形成する。
【０１００】次に、上記スルーホール５８、５９の内部
にプラグ６０を形成する。このプラグ６０は、スルーホ
ール５８、５９の内部を含む酸化シリコン膜５７の上部
にＣＶＤ法でＷ膜（またはスパッタ−ＴｉＮ膜とＣＶＤ
−Ｗ膜）を堆積した後、酸化シリコン膜５７の上部の膜
をエッチバックもしくはＣＭＰ法で研磨してスルーホー
ル５８、５９の内部に残すことによって形成する。
【０１０１】この際、例えばＷ膜の成膜温度は４５０℃
程度であり、前述したように、酸化タンタル膜には、窒
素雰囲気下で、４５０℃以上の熱処理を施してあるの
で、酸化タンタル膜の結晶粒が移動することを防止もし
くは低減することができる。その結果、情報蓄積用容量
素子Ｃの特性を維持することができる。
【０１０２】次いで、酸化シリコン膜５７およびプラグ
６０の上部に配線６１〜６３を形成する。配線６１〜６
３は、配線５４〜５６と同様に形成する。即ち、例えば
酸化シリコン膜５７の上部にスパッタリング法で薄いＴ
ｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）合
金膜および薄いＴｉ膜を堆積した後、フォトレジスト膜
（図示せず）をマスクにしてこれらの膜をドライエッチ
ングすることにより形成する。なお、Ａｌ合金膜の成膜
温度は、例えば、４００℃である。
【０１０３】その後、配線６１〜６３の上部に酸化シリ
コン膜と窒化シリコン膜とで構成された保護膜を堆積す
るが、その図示は省略する。以上の工程により、本実施
の形態のＤＲＡＭが略完成する。
【０１０４】なお、本実施の形態においては、不活性雰
囲気として窒素雰囲気を例に説明したが、かかる雰囲気
の他、アルゴン（Ａｒ）雰囲気等を用いてもよい。
【０１０５】また、本実施の形態においては、酸化性雰
囲気で行われる第１熱処理の後、不活性雰囲気で行われ
る第２熱処理を行ったが、第２熱処理を施した後、第１
熱処理を施してもよい。
【０１０６】但し、第２熱処理により、酸化タンタル膜
が微結晶となる場合には、結晶中に酸素原子が入り込み
にくくなるため、先に、酸化性雰囲気での第１熱処理を
施し、酸素欠陥を修復した後、第２熱処理を施した方が
より効果が大きい。
【０１０７】また、本実施の形態においては、容量絶縁
膜として酸化タンタル膜を用いたが、この他、ＳＴＯ
（ＳｒＴｉＯ3：チタン酸ストロンチウム）膜を用いて
もよい。
【０１０８】このＳＴＯ膜を用いた場合、１）酸素欠陥
を修復するに十分な温度は、オゾン雰囲気中で、３００
℃以上である。また、２）容量絶縁膜より下層の材料、
例えば、下部電極（Ｒｕ膜）４３ａ、バリアメタル膜Ｂ
Ｍやプラグ（多結晶シリコン膜）３９に影響を与えない
温度は、４２０℃以下であるので、第１熱処理の温度範
囲としては、３００℃以上４２０℃以下の範囲が好適で
ある。
【０１０９】また、ＳＴＯ膜の形成後の工程（熱負荷）
が本実施の形態の場合と同様とすると、第２熱処理の温
度範囲としては、４５０℃以上が好適である。なお、Ｓ
ＴＯ膜が結晶化する温度は４００℃であり、その成膜中
に結晶化してしまう。しかしながら、ＭＩＳＦＥＴ等の
下地に対するダメージを考慮すると６００℃程度が上限
となる。
【０１１０】（実施の形態２）実施の形態１において
は、このプラグ３９の上部にバリアメタル膜ＢＭを形成
したが、このバリアメタル膜ＢＭの構成を以下のように
してもよい。なお、本実施の形態のＤＲＡＭの製造方法
は、バリアメタル膜ＢＭの形成工程以外は、実施の形態
１と同様であるため、その詳細な説明は省略する。
【０１１１】例えば、図２６に示すように、スルーホー
ル３８内に、ＴａＮ膜を埋め込むことによりプラグ３９
を形成するとともに、バリアメタル膜ＢＭを形成しても
よい。
【０１１２】この場合、例えば、図３を参照しながら実
施の形態１で説明したように、メモリセル形成領域の酸
化シリコン膜３４およびその下層の酸化シリコン膜２１
をドライエッチングすることによって、コンタクトホー
ル１９内のプラグ２０の上部にスルーホール３８を形成
する。
【０１１３】次に、図２６に示すように、スルーホール
３８の内部を含む酸化シリコン膜３４の上部にＴａＮ膜
をスパッタリング法で堆積した後、この膜の上面をＣＭ
Ｐ法で研磨してスルーホール３８の内部のみに残すこと
によってプラグ３９（バリアメタル膜ＢＭ）を形成す
る。
【０１１４】この後、実施の形態１と同様に、プラグ３
９上に、Ｒｕ膜４３からなる下部電極４３ａ、酸化タン
タル膜４４からなる容量絶縁膜（誘電膜）４４ｂおよび
Ｒｕ膜４５ａとＷ膜４５ｂの積層膜からなる上部電極４
５ｃによって構成される情報蓄積用容量素子Ｃを形成す
る（図２７）。また、その後、実施の形態１と同様に、
メモリセル形成領域および周辺回路形成領域に２層程度
の配線を形成する。
【０１１５】また、図２８に示すように、このプラグ３
９の上部にバリアメタル膜ＢＭを形成せず、情報蓄積用
容量素子Ｃが形成される孔４２の側壁および底面に、Ｔ
ａＮ膜よりなるバリアメタル膜ＢＭを形成してもよい。
【０１１６】即ち、例えば、図３を参照しながら実施の
形態１で説明したように、メモリセル形成領域の酸化シ
リコン膜３４およびその下層の酸化シリコン膜２１をド
ライエッチングすることによって、コンタクトホール１
９内のプラグ２０の上部にスルーホール３８を形成す
る。
【０１１７】次に、スルーホール３８の内部を含む酸化
シリコン膜３４の上部にｎ型不純物（例えば、リン）を
ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し
た後、この多結晶シリコン膜をＣＭＰ法で研磨して、ス
ルーホール３８の内部にプラグ３９を形成する。
【０１１８】次いで、図２８に示すように、酸化シリコ
ン膜３４およびプラグ３９の上部にＣＶＤ法で膜厚１０
０ｎｍ程度の窒化シリコン膜４０を堆積し、続いて窒化
シリコン膜４０の上部にＣＶＤ法で１．４μｍ程度の酸
化シリコン膜４１を堆積した後、これらの膜中に実施の
形態１と同様に、深い孔（凹部）４２を形成する。
【０１１９】次に、酸化シリコン膜４１の上部および孔
４２の内部に、薄いＴａＮをＣＶＤ法により形成し、バ
リアメタル膜ＢＭとする。なお、孔４２の外部のバリア
メタル膜ＢＭは、エッチングにより除去する。なお、こ
の上にＲｕ膜４３を形成した後、バリアメタル膜ＢＭと
Ｒｕ膜４３を同時にエッチングしてもよい。
【０１２０】この後、実施の形態１と同様に、バリアメ
タル膜ＢＭ上に、Ｒｕ膜４３からなる下部電極４３ａ、
酸化タンタル膜４４からなる容量絶縁膜（誘電膜）４４
ｂおよびＲｕ膜４５ａとＷ膜４５ｂの積層膜からなる上
部電極４５ｃによって構成される情報蓄積用容量素子Ｃ
を形成する（図２９）。また、その後、実施の形態１と
同様に、メモリセル形成領域および周辺回路形成領域に
２層程度の配線を形成する。
【０１２１】このようにバリアメタル膜ＢＭの形状が異
なっても、実施の形態１で詳細に説明した容量絶縁膜
（酸化タンタル膜）の熱処理を施せば、バリアメタル膜
ＢＭの表面の酸化を抑えることができ、また、情報蓄積
用容量素子Ｃの特性を向上させることができる。
【０１２２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１２３】特に、本実施の形態においては、ＤＲＡＭ
を例として説明したが、この他、容量素子を有する半導
体集積回路装置に広く適用可能である。
【０１２４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１２５】容量素子を有する半導体集積回路装置の誘
電膜に、酸化性雰囲気中における第１熱処理と、不活性
雰囲気中における第２熱処理とを施し、第２熱処理温度
をその後に行われる第３熱処理の温度より高くしたの
で、容量素子の特性の向上、ひいては、かかる容量素子
を有する半導体集積回路装置の特性の向上を図ることが
できる。
【０１２６】また、成膜時には、アモルファス状態であ
る誘電膜を、前記熱処理後においても、完全結晶化させ
ないことで、誘電膜中を貫通する粒界の形成を防止で
き、容量素子の特性の向上、ひいては、かかる容量素子
を有する半導体集積回路装置の特性の向上を図ることが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理を
施した場合の膜の状態を示す写真である。
【図１０】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を模式的に表した図である。
【図１１】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を示す写真である。
【図１２】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を模式的に表した図である。
【図１３】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を示す写真である。
【図１４】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を模式的に表した図である。
【図１５】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を示す写真である。
【図１６】Ｒｕ膜と酸化タンタル膜との積層膜に熱処理
を施した場合の膜の状態を模式的に表した図である。
【図１７】（ａ）および（ｂ）は、第１熱処理（酸化性
雰囲気での熱処理）と第２熱処理（不活性雰囲気での熱
処理）の温度とリーク電流の関係を示す図である。
【図１８】第１熱処理（酸化性雰囲気での熱処理）と第
２熱処理（不活性雰囲気での熱処理）の温度と比誘電率
の関係を示す図である。
【図１９】図１７および図１８に示す評価結果に用いた
ＴＥＧパターンを示す図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である他の半導体集積
回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である他の半導体集積
回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１ 基板（半導体基板） ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ａ 多結晶シリコン膜 ９ｂ ＷＮ膜 ９ｃ Ｗ膜 １０ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ 窒化シリコン膜 １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １６ 酸化シリコン膜 １７ ｎ+型半導体領域 １８ コンタクトホール １９ コンタクトホール ２０ プラグ ２１ 酸化シリコン膜 ２２ コンタクトホール ２３ コンタクトホール ２５ スルーホール ２７ プラグ ３０〜３２ 配線 ３４ 酸化シリコン膜 ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 孔 ４３ Ｒｕ膜 ４３ａ 下部電極 ４４ 酸化タンタル膜 ４４ｂ 容量絶縁膜（酸化タンタル膜） ４５ａ Ｒｕ膜 ４５ｂ Ｗ膜 ４５ｃ 上部電極 ５０ 酸化シリコン膜 ５１ スルーホール ５３ プラグ ５４〜５６ 配線 ５７ 酸化シリコン膜 ５８ スルーホール ５９ スルーホール ６０ プラグ ６１〜６３ 配線 ＢＬ ビット線 ＢＭ バリアメタル膜 Ｃ 情報蓄積用容量素子 Ｇ ゲート電極 ＧＢ１ 結晶粒界 ＧＢ２ 結晶粒界 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ 情報転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＭＣＦＡ メモリセル形成領域 ＰＣＦＡ 周辺回路形成領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 吉孝 東京都中央区八重洲二丁目２−１ エルピ ーダメモリ株式会社内 (72)発明者 浅野 勇 東京都中央区八重洲二丁目２−１ エルピ ーダメモリ株式会社内 (72)発明者 飯島 晋平 東京都中央区八重洲二丁目２−１ エルピ ーダメモリ株式会社内 (72)発明者 平谷 正彦 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐久間 浩 東京都中央区八重洲二丁目２−１ エルピ ーダメモリ株式会社内 Ｆターム(参考） 5F058 BA11 BC03 BF06 BF27 BF29 BH03 BH04 5F083 AD10 AD24 AD48 AD49 GA06 JA06 JA14 JA19 JA32 JA35 JA36 JA38 JA39 JA40 MA03 MA05 MA06 MA18 MA19 MA20 NA01 PR21 PR33 PR43 PR45 PR53 PR55

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 下部電極、誘電膜および上部電極からな
    る容量素子を有する半導体集積回路装置であって、 （ａ）前記下部電極中には、前記下部電極を構成する導
    電性物質粒の粒界が存在し、 （ｂ）前記誘電膜中の、前記下部電極中の粒界に対応す
    る部分には、前記誘電膜を構成する物質粒の粒界であっ
    て、前記誘電膜を貫通する粒界が、存在しないことを特
    徴とする半導体集積回路装置。
  2. 【請求項２】 下部電極、誘電膜および上部電極からな
    る容量素子を有する半導体集積回路装置であって、 （ａ）前記下部電極中には、前記下部電極を構成する導
    電性物質粒の粒界が存在し、 （ｂ）前記誘電膜中には、前記下部電極中の粒界の端部
    から延在する、前記誘電膜を構成する物質粒の粒界が、
    存在しないことを特徴とする半導体集積回路装置。
  3. 【請求項３】 前記容量素子の下部電極は、半導体基板
    の主表面に形成されたＭＩＳＦＥＴのソース、ドレイン
    領域と電気的に接続されることを特徴とする請求項１記
    載の半導体集積回路装置。
  4. 【請求項４】 前記容量素子の下部電極下には、金属も
    しくは金属化合物よりなる導電性膜が接していることを
    特徴とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記誘電膜は、酸化タンタル（Ｔａ
    2Ｏ5）よりなることを特徴とする請求項１記載の半導体
    集積回路装置。
  6. 【請求項６】 前記容量素子の前記下部電極と上部電極
    との間に、１Ｖの電圧を印加した場合、前記酸化タンタ
    ルよりなる誘電膜を介して流れるリーク電流が２×１０
    -8Ａ／ｃｍ2以下であることを特徴とする請求項５記載
    の半導体集積回路装置。
  7. 【請求項７】 前記容量素子の前記下部電極と上部電極
    との間に、１２０℃の温度下で、１Ｖの電圧を印加した
    場合、前記酸化タンタルよりなる誘電膜を介して流れる
    リーク電流が２×１０-8Ａ／ｃｍ2以下であることを特
    徴とする請求項５記載の半導体集積回路装置。
  8. 【請求項８】 前記酸化タンタルよりなる誘電膜の比誘
    電率は、５０以下であることを特徴とする請求項５記載
    の半導体集積回路装置。
  9. 【請求項９】 前記酸化タンタルよりなる誘電膜の比誘
    電率は、３０〜５０であることを特徴とする請求項５記
    載の半導体集積回路装置。
  10. 【請求項１０】 前記下部電極は、ルテニウム（Ｒｕ）
    よりなることを特徴とする請求項１記載の半導体集積回
    路装置。
  11. 【請求項１１】 前記上部電極は、ルテニウム（Ｒｕ）
    よりなることを特徴とする請求項１記載の半導体集積回
    路装置。
  12. 【請求項１２】 前記容量素子の上部には、絶縁膜を介
    して配線が形成されていることを特徴とする請求項１記
    載の半導体集積回路装置。
  13. 【請求項１３】 下部電極、誘電膜および上部電極から
    なる容量素子を有する半導体集積回路装置であって、 （ａ）前記下部電極中には、前記下部電極を構成する導
    電性物質粒の粒界が存在し、 （ｂ）前記誘電膜は酸化タンタルよりなり、前記誘電膜
    中の、前記下部電極中の粒界に対応する部分には、前記
    誘電膜を構成する物質粒の粒界であって、前記誘電膜を
    貫通する粒界が存在せず、 （ｃ）前記下部電極と上部電極との間に、１２０℃の温
    度下で、１Ｖの電圧を印加した場合、前記酸化タンタル
    よりなる誘電膜を介して流れるリーク電流が２×１０-8
    Ａ／ｃｍ2以下であることを特徴とする半導体集積回路
    装置。
  14. 【請求項１４】 下部電極、酸化タンタル膜よりなる誘
    電膜および上部電極からなる容量素子を有する半導体集
    積回路装置であって、 （ａ）前記下部電極中には、前記下部電極を構成する導
    電性物質粒の粒界が存在し、 （ｂ）前記酸化タンタル膜の、前記下部電極中の粒界に
    対応する部分上には、微結晶構造の酸化タンタル膜が存
    在することを特徴とする半導体集積回路装置。
  15. 【請求項１５】 下部電極、酸化タンタル膜よりなる誘
    電膜および上部電極からなる容量素子を有する半導体集
    積回路装置であって、 （ａ）前記下部電極中には、前記下部電極を構成する導
    電性物質粒の粒界が存在し、 （ｂ）前記酸化タンタル膜の、前記下部電極中の粒界に
    対応する部分上には、完全結晶構造の酸化タンタル膜が
    存在しないことを特徴とする半導体集積回路装置。
  16. 【請求項１６】 前記下部電極はルテニウムよりなり、 前記下部電極と誘電膜との界面には、前記誘電膜の膜厚
    の１／１０以上の膜厚を有する酸化ルテニウム（Ｒｕ
    Ｏ）膜が形成されていないことを特徴とする請求項５記
    載の半導体集積回路装置。
  17. 【請求項１７】 前記容量素子の下部電極下には、金属
    もしくは金属化合物よりなる導電性膜が接し、 前記下部電極はルテニウムよりなり、 前記下部電極と導電性膜との界面には、前記誘電膜の膜
    厚の１／１０以上の膜厚を有する酸化膜が形成されてい
    ないことを特徴とする請求項５記載の半導体集積回路装
    置。
  18. 【請求項１８】 下部電極、誘電膜および上部電極から
    なる容量素子を有する半導体集積回路装置の製造方法で
    あって、 （ａ）下部電極を形成する工程と、 （ｂ）前記下部電極上に誘電膜を形成する工程と、 （ｃ）前記誘電膜に、酸化性雰囲気中において、第１熱
    処理を施す工程と、 （ｄ）前記誘電膜に、不活性雰囲気中において、第２熱
    処理を施す工程と、 （ｅ）前記誘電膜上に、上部電極を形成する工程と、 （ｆ）前記（ｄ）工程の後、第３熱処理を施す工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  19. 【請求項１９】 前記（ｄ）工程は、前記（ｃ）工程の
    後に行われることを特徴とする請求項１８記載の半導体
    集積回路装置の製造方法。
  20. 【請求項２０】 前記（ｆ）工程の第３熱処理は、前記
    上部電極上に、絶縁膜を介して配線を形成する際の熱負
    荷であることを特徴とする請求項１８記載の半導体集積
    回路装置の製造方法。
  21. 【請求項２１】 前記半導体集積回路装置は、前記容量
    素子と直列に接続されるＭＩＳＦＥＴを有し、 その製造方法は、 前記（ａ）工程の前に、半導体基板の主表面に前記ＭＩ
    ＳＦＥＴを形成する工程を有することを特徴とする請求
    項１８記載の半導体集積回路装置の製造方法。
  22. 【請求項２２】 前記（ｄ）工程の第２熱処理温度は、
    前記（ｆ）工程の第３熱処理温度より高いことを特徴と
    する請求項１８記載の半導体集積回路装置の製造方法。
  23. 【請求項２３】 前記半導体集積回路装置の製造方法
    は、 前記（ａ）工程の前に、金属もしくは金属化合物よりな
    る導電性膜を形成する工程を有し、 前記（ａ）工程の下部電極は、前記導電性膜上に形成さ
    れることを特徴とする請求項１８記載の半導体集積回路
    装置の製造方法。
  24. 【請求項２４】 前記（ａ）工程の下部電極は、ルテニ
    ウム（Ｒｕ）よりなることを特徴とする請求項１８記載
    の半導体集積回路装置の製造方法。
  25. 【請求項２５】 前記（ｂ）工程の誘電膜は、酸化タン
    タル（Ｔａ2Ｏ5）膜よりなることを特徴とする請求項１
    ８記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 前記（ｂ）工程の誘電膜は、酸化タン
    タル（Ｔａ2Ｏ5）膜よりなり、その成膜時には、アモル
    ファス状態であることを特徴とする請求項１８記載の半
    導体集積回路装置の製造方法。
  27. 【請求項２７】 前記（ｂ）工程の誘電膜は、酸化タン
    タル（Ｔａ2Ｏ5）膜よりなり、 前記（ｆ）工程の後の前記酸化タンタル膜は、完全結晶
    化していないことを特徴とする請求項１８記載の半導体
    集積回路装置の製造方法。
  28. 【請求項２８】 前記（ｂ）工程の誘電膜は、前記
    （ｄ）工程の第２熱処理の後、誘電膜を構成する結晶の
    相（フェーズ）が変わっていることを特徴とする請求項
    １８記載の半導体集積回路装置の製造方法。
  29. 【請求項２９】 前記（ｃ）工程の第１熱処理は、オゾ
    ン（Ｏ3）を含有する雰囲気中で行われることを特徴と
    する請求項１８記載の半導体集積回路装置の製造方法。
  30. 【請求項３０】 前記（ｄ）工程の第２熱処理は、窒素
    （Ｎ2）雰囲気中で行われることを特徴とする請求項１
    ８記載の半導体集積回路装置の製造方法。
  31. 【請求項３１】 前記（ｃ）工程の第１熱処理は、２５
    ０〜４２０℃で行われることを特徴とする請求項１８記
    載の半導体集積回路装置の製造方法。
  32. 【請求項３２】 前記（ｄ）工程の第２熱処理は、４５
    ０〜６５０℃で行われることを特徴とする請求項１８記
    載の半導体集積回路装置の製造方法。
  33. 【請求項３３】 前記（ｆ）工程の第３熱処理は、４５
    ０℃以下で行われることを特徴とする請求項１８記載の
    半導体集積回路装置の製造方法。
  34. 【請求項３４】 下部電極、酸化タンタル膜および上部
    電極からなる容量素子を有する半導体集積回路装置の製
    造方法であって、 （ａ）下部電極を形成する工程と、 （ｂ）前記下部電極上にアモルファスの酸化タンタル膜
    を形成する工程と、 （ｃ）前記酸化タンタル膜に、オゾン雰囲気中におい
    て、２５０〜４２０℃の第１熱処理を施す工程と、 （ｄ）前記酸化タンタル膜に、窒素雰囲気中において、
    ４５０℃〜６５０℃の第２熱処理を施す工程と、 （ｅ）前記酸化タンタル膜上に、Ｒｕ（ルテニウム）膜
    を有する上部電極を形成する工程と、 （ｆ）前記（ｄ）工程の後、４５０℃以下で行われる第
    ３熱処理を施す工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  35. 【請求項３５】 下部電極、酸化タンタル膜および上部
    電極からなる容量素子を有する半導体集積回路装置の製
    造方法であって、 （ａ）下部電極を形成する工程と、 （ｂ）前記下部電極上にアモルファスの酸化タンタル膜
    を形成する工程と、 （ｃ）前記酸化タンタル膜に、オゾン雰囲気中におい
    て、２５０〜４２０℃の第１熱処理を施す工程と、 （ｄ）前記酸化タンタル膜に、窒素雰囲気中において、
    ５００℃〜６５０℃の第２熱処理を施す工程と、 （ｅ）前記酸化タンタル膜上に、ＴｉＮ膜（窒化チタン
    膜）を有する上部電極を、５００℃以下の温度で形成す
    る工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679206B1 (ko) 2004-06-17 2007-02-06 엘피다 메모리, 아이엔씨. 다결정 실리콘 플러그를 구비하는 반도체 장치의 제조 방법
US8193083B2 (en) 2007-09-06 2012-06-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883139B1 (ko) * 2007-06-28 2009-02-10 주식회사 하이닉스반도체 루테늄계 전극을 구비한 캐패시터 및 그 제조 방법
US8605484B2 (en) 2009-01-29 2013-12-10 Hewlett-Packard Development Company, L.P. Self-repairing memristor and method
US10650978B2 (en) 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb
US10593572B2 (en) * 2018-03-15 2020-03-17 Kokusai Electric Corporation Substrate processing apparatus and method of manufacturing semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2619448B1 (fr) * 1987-08-14 1990-01-19 Edap Int Procede et dispositif de caracterisation tissulaire par reflexion d'impulsions ultrasonores a large bande de frequences, transposition du spectre de frequence des echos dans une gamme audible et diagnostic par ecoute
US4855911A (en) * 1987-11-16 1989-08-08 Massachusetts Institute Of Technology Ultrasonic tissue characterization
US5361767A (en) * 1993-01-25 1994-11-08 Igor Yukov Tissue characterization method and apparatus
ZA948393B (en) * 1993-11-01 1995-06-26 Polartechnics Ltd Method and apparatus for tissue type recognition
US5417215A (en) * 1994-02-04 1995-05-23 Long Island Jewish Medical Center Method of tissue characterization by ultrasound
US5810742A (en) * 1994-10-24 1998-09-22 Transcan Research & Development Co., Ltd. Tissue characterization based on impedance images and on impedance measurements
US5602891A (en) * 1995-11-13 1997-02-11 Beth Israel Imaging apparatus and method with compensation for object motion
US5746209A (en) * 1996-01-26 1998-05-05 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of and apparatus for histological human tissue characterizationusing ultrasound
US5720291A (en) * 1996-03-22 1998-02-24 Advanced Technology Laboratories, Inc. Three dimensional medical ultrasonic diagnostic image of tissue texture and vasculature
JP2000012796A (ja) * 1998-06-19 2000-01-14 Hitachi Ltd 半導体装置ならびにその製造方法および製造装置
US6138045A (en) * 1998-08-07 2000-10-24 Arch Development Corporation Method and system for the segmentation and classification of lesions
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6797560B2 (en) * 2000-05-22 2004-09-28 Tokyo Electron Limited Method of manufacturing a capacitor having tantalum oxide film as an insulating film
US20020036313A1 (en) * 2000-06-06 2002-03-28 Sam Yang Memory cell capacitor structure and method of formation
JP2002016237A (ja) * 2000-06-27 2002-01-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6534357B1 (en) * 2000-11-09 2003-03-18 Micron Technology, Inc. Methods for forming conductive structures and structures regarding same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679206B1 (ko) 2004-06-17 2007-02-06 엘피다 메모리, 아이엔씨. 다결정 실리콘 플러그를 구비하는 반도체 장치의 제조 방법
US7700431B2 (en) 2004-06-17 2010-04-20 Elpida Memory, Inc. Method for manufacturing a semiconductor device having polysilicon plugs
US8193083B2 (en) 2007-09-06 2012-06-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US8580671B2 (en) 2007-09-06 2013-11-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus

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