JP2001223344A

JP2001223344A - 半導体装置およびその製造方法

Info

Publication number: JP2001223344A
Application number: JP2000031546A
Authority: JP
Inventors: Atsushi Kuroda; 淳黒田; Shinpei Iijima; 晋平飯島; Yasuhiro Sugawara; 安浩菅原
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-02-09
Filing date: 2000-02-09
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】キャパシタ絶縁膜の結晶化、酸化改質処理の
処理温度を低減する。【解決手段】半導体基板１の主面上にＭＩＳＦＥＴＱ
ｓ，Ｑｎ，Ｑｐを形成し、シリコン酸化膜４６上にシリ
コン窒化膜５０、シリコン酸化膜５１を堆積し、孔５２
内にたとえば多結晶シリコン膜からなる下部電極５５を
形成する。その後、下部電極５５上にたとえば熱窒化法
でシリコン窒化膜５６を形成する。さらにＣＶＤ法によ
り非晶質の酸化タンタル膜を堆積し、これを原子状酸素
を含む雰囲気で熱処理し、酸化タンタル膜を結晶化する
とともに酸素欠陥の補充（回復）処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】たとえば特開平１１−２６７１２号公報
に記載されているように、ビット線の上部に情報蓄積用
容量素子を配置するキャパシタ・オーバー・ビットライ
ン(Capacitor Over Bitline)構造のＤＲＡＭが知られて
いる。この公報には、情報が電荷として蓄積されるキャ
パシタ（情報蓄積用容量素子）として、深い溝（孔）内
に形成された筒型の下部電極と、その下部電極上に形成
されたキャパシタ絶縁膜および上部電極とからなるキャ
パシタが記載されている。そして、下部電極は多結晶シ
リコン膜からなり、キャパシタ絶縁膜は多結晶の酸化タ
ンタル膜からなり、上部電極は窒化チタン膜からなる。
一般に素子が微細化されても耐α線等の動作信頼性の維
持・向上の観点から、素子サイズにかかわらず一定以上
の蓄積容量値が要求される。上記のようなキャパシタで
は、下部電極を深い溝内の筒型とすることにより電極の
表面積を増加し、素子の微細化に伴う占有面積の減少に
対処している。

【０００３】一方、たとえば、１９９６年１１月１０
日、応用物理学会発行、「応用物理」第６５巻第１１
号、ｐ１１０６〜１１３に記載されているように、下部
電極であるシリコン表面に微小な凹凸を形成して粗面化
し、下部電極寸法を大きくすることなく、表面積を実質
的に大きくすることができる技術、いわゆるＨＳＧ（He
mispherical Silicon Grain ）構造の技術が提案されて
いる。ＨＳＧ技術を前記公報記載の筒型下部電極に適用
すれば、平面的な占有面積を増加させることなくさらに
実質的な電極表面積を増大でき、微細化に対応した容量
値の確保ができると期待できる。

【０００４】ところが、さらに微細化を進めると、深溝
（孔）自体の平面サイズが減少し、ＨＳＧ自体の大きさ
が溝（孔）内の空間を狭くする原因となる。ＨＳＧを形
成した後の孔内に十分な空間が無ければ、被覆性の良い
キャパシタ絶縁膜および上部電極が形成できず、正常な
キャパシタの形成が阻害される。また、溝径がＨＳＧの
粒径よりも小さくなるような場合には正常なキャパシタ
を形成することは不可能となる。

【０００５】そこで、更なる微細化の検討においては、
ＨＳＧを用いなくとも必要な容量値の確保が可能なキャ
パシタの構造が望まれる。このようなキャパシタ構造と
してＭＩＭ（Metal Insulator Metal ）構造が挙げられ
る。下部電極材料にシリコンを採用するＭＩＳ（Metal
Insulator Semiconductor ）構造の場合には、シリコン
の空乏化に起因して実質的なキャパシタ絶縁膜の膜厚が
増大し、十分な容量値を確保することが困難である。し
かし、下部電極が金属で構成されるＭＩＭ構造において
は空乏化の懸念は存在しない。

【０００６】本発明者らのＭＩＭ構造に関する検討で
は、誘電体（キャパシタ絶縁膜）に酸化タンタル膜（Ｔ
ａＯ）あるいはＢＳＴ（ストロンチウム含有チタン酸バ
リウム結晶材料：（Ｂａ，Ｓｒ）ＴｉＯ₃）、上下電極
に酸化タンタル膜、ＢＳＴとの相性に優れた白金あるい
はルテニウム系材料を用いるキャパシタ構造がある。酸
化タンタル膜あるいはＢＳＴは比誘電率が大きく、小さ
な専有面積での高いキャパシタ容量が実現できる材料と
して期待が高い。

【０００７】

【発明が解決しようとする課題】しかし、本発明者らの
検討により、以下のような問題があることが判明してい
る。すなわち、キャパシタ絶縁膜として用いる酸化タン
タル膜、ＢＳＴ膜は、アズデポ状態（被膜形成直後の段
階）では、非晶質状態である。十分に高い誘電率を確保
するには、これら非晶質膜を熱処理して結晶化する必要
がある。また、キャパシタとしての信頼性を確保する観
点からリーク電流を低減する必要がある。リーク電流の
低減には酸化タンタル膜、ＢＳＴ膜を結晶化するだけで
なく、膜中の酸素欠陥を補充するための酸化処理が必須
である。このような結晶化あるいは酸化処理は、乾燥酸
素等の雰囲気で熱処理を行うことにより実現することが
できる。

【０００８】ところが、乾燥酸素雰囲気での熱処理で
は、必要な結晶化を実現するために８００℃で３分程度
の高温度熱処理を必要とする。これ以下の温度では十分
な結晶化を行うことはできず、また酸素欠陥を十分に回
復してリーク電流を低減することも困難である。一方、
８００℃、３分の熱処理は、半導体装置の製造工程にお
ける熱負荷を低減するための低温化要求を満足できな
い。つまり、キャパシタ絶縁膜の形成工程前に形成され
た部材、たとえばソース・ドレイン等の半導体領域や、
第１層配線あるいはビット線等と接続するための接続部
材が半導体基板と接触する部分の低抵抗化層（たとえば
タングステンシリサイド等のシリサイド層）が、前記熱
処理により劣化する不都合がある。特に、ロジック回路
とメモリ回路とを同一基板上に製造するような半導体装
置においては、ロジック回路の高性能化のためにＭＩＳ
ＦＥＴのソース・ドレイン領域をシリサイド化して用い
る傾向が強まっており、その耐熱性が乏しいために、キ
ャパシタエ程で８００℃の熱処理を施すと、トランジス
タの性能を確保できなくなる問題があった。

【０００９】本発明の目的は、酸化タンタル膜、ＢＳＴ
膜等、結晶化および酸化改質処理を必要とする酸化物誘
電体膜をキャパシタ絶縁膜に用いる場合に、８００℃程
度の熱処理を施さなくても十分に小さな実用的なリーク
電流値を実現でき、より低温での結晶化改質処理の方法
を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】本発明は、酸化タンタル膜、ＢＳＴ膜の熱
処理雰囲気として、従来の乾燥酸素（Ｏ₂分子）に代え
て原子状酸素（Ｏ）の雰囲気もしくは原子状酸素を含む
雰囲気とし、熱処理温度を５００℃〜７５０℃として低
温化を図るものである。

【００１３】原子状酸素は、分子状酸素に比べ物質中の
拡散が速く、また反応性が高いため効率的に酸化タンタ
ル膜の結晶化改質を達成できる。例えば下地電極がシリ
コンの場合、下地電極表面に熱窒化法により厚さ１．５
ｎｍ程度のシリコン窒化膜を形成した後、厚さ１０ｎｍ
程度の酸化タンタルを形成する。酸化タンタルは、４５
０℃程度のＣＶＤ法で形成するが、有機原料を用いるた
め成膜時には炭素が不純物として含まれている。このよ
うな酸化タンタルをＯ₂分子雰囲気中で結晶化させよう
とすると、従来技術の問題で述べたように８００℃以上
の温度が必要となる。しかし、本発明者の検討によれ
ば、原子状酸素を用いれば７２５℃で結晶化を完結する
ことが可能となる。この低温化は、原子状酸素の拡散が
速いことと反応性の高さによって実現される。酸化タン
タルの結晶化は、下地との接触界面から進行する。した
がって、界面近傍の酸化タンタルの品質が結晶化に大き
く影響する。Ｏ₂分子は拡散が遅く且つ反応性が低いた
め、酸化タンタルの膜中を拡散して界面近傍に達し、且
つ不純物として存在する炭素を酸化して離脱させる効果
が乏しい。一方、Ｏ原子は拡散が速いため効率的に界面
近傍に到達でき、且つ反応性が高いため炭素と容易に反
応してＣＯ（一酸化炭素）ガスとして効率的に離脱させ
ることができる。その結果、界面近傍の結晶化阻害要因
が減少し、低温結晶化が可能となると考えられる。ま
た、リーク電流増大の原因となる酸化タンタル膜、ＢＳ
Ｔ膜中の酸素欠陥についても同じ理由で補充効果を高め
ることが可能となり、低温であってもリーク電流を十分
に低いレベルまで低減することができる。

【００１４】下地が窒化チタンの場合にはシリコンの場
合よりもさらに問題が増える。熱処理によって下地電極
中のチタンが酸化タンタル中に拡散し、リーク電流が増
大する。チタンの拡散は、当然のことながら温度に依存
する。８００℃での熱処理は、キャパシタの信頼性を確
保できない程度までリーク電流が増大してしまい、実用
性に欠けるが、原子状酸素雰囲気による７２５℃での低
温結晶化改質を行なうことによりリーク電流の増大を抑
止することができる。

【００１５】なお、本発明の半導体装置とその製造方法
を列記すれば以下の通りである。

【００１６】本発明の半導体装置の製造方法は、第１電
極と、第１電極に対向して形成された第２電極と、第１
および第２電極の間に形成されたキャパシタ絶縁膜とを
含に、キャパシタ絶縁膜の形成工程に、誘電体膜を形成
する工程と、誘電体膜に５００〜７５０℃の温度範囲に
おいて原子状酸素を含む雰囲気で熱処理を施す工程と、
を含む。

【００１７】前記半導体装置の製造方法において、キャ
パシタ絶縁膜の形成工程に、第１誘電体膜を形成する工
程と、第１誘電体膜に５００〜７５０℃の温度範囲にお
いて原子状酸素を含む雰囲気で熱処理を施す工程と、第
１絶縁膜上に第２絶縁膜を形成する工程と、第２誘電体
膜に５００〜７５０℃の温度範囲において原子状酸素を
含む雰囲気で熱処理を施す工程と、を含む第１の構成、
または、第１誘電体膜を形成する工程と、第１誘電体膜
に５００〜７５０℃の温度範囲において原子状酸素を含
む雰囲気で熱処理を施す工程と、第１絶縁膜上に第２絶
縁膜を形成する工程と、第２誘電体膜に５００〜７５０
℃の温度範囲において原子状酸素を含まない雰囲気で熱
処理を施す工程と、を含む第２の構成、の何れかの構成
を含む。

【００１８】また、前記半導体装置の製造方法におい
て、多結晶シリコンからなる第１電極を形成する工程
と、第１電極上にシリコン窒化膜を形成する工程とを有
し、誘電体膜ならびに第１および第２誘電体膜が酸化タ
ンタル膜であり、酸化タンタル膜の熱処理温度が６５０
℃〜７５０℃の範囲である第１の構成、金属または金属
化合物からなる第１電極を形成する工程と、第１電極上
にシリコン窒化膜を形成する工程とを有し、誘電体膜な
らびに第１および第２誘電体膜が酸化タンタル膜または
ストロンチウムバリウムチタンオキサイド（ＢＳＴ）膜
であり、酸化タンタル膜の熱処理温度が５００℃〜７５
０℃の範囲であり、ＢＳＴ膜の熱処理温度が５００℃〜
７００℃の範囲である第２の構成、金属または金属化合
物からなる第１電極を形成する工程を有し、誘電体膜な
らびに第１および第２誘電体膜が酸化タンタル膜または
ストロンチウムバリウムチタンオキサイド（ＢＳＴ）膜
であり、酸化タンタル膜の熱処理温度が５００℃〜７５
０℃の範囲であり、ＢＳＴ膜の熱処理温度が５００℃〜
７００℃の範囲である第３の構成、の何れかの構成を有
する。

【００１９】また、前記半導体装置の製造方法におい
て、金属または金属化合物は、ルテニウム、窒化チタ
ン、窒化タンタル、タングステン、窒化タングステン、
白金、イリジウム、酸化ルテニウム、酸化イリジウムか
ら選択された何れかの材料またはこれらの積層膜であ
る。

【００２０】本発明の半導体装置は、第１電極と、第１
電極に対向して形成された第２電極と、第１および第２
電極の間に形成されたキャパシタ絶縁膜とを含み、第１
電極が多結晶シリコンまたはルテニウム、窒化チタン、
窒化タンタル、タングステン、窒化タングステン、白
金、イリジウム、酸化ルテニウム、酸化イリジウムその
他の金属もしくは金属化合物からなり、キャパシタ絶縁
膜には酸化タンタル膜またはストロンチウムバリウムチ
タンオキサイド（ＢＳＴ）膜が含まれ、酸化タンタル膜
またはストロンチウムバリウムチタンオキサイド膜は、
５００〜７５０℃の温度範囲において原子状酸素を含む
雰囲気で熱処理されたものである第１の構成、酸化タン
タル膜またはストロンチウムバリウムチタンオキサイド
膜が第１膜と第１膜上の第２膜との積層膜で構成され、
第１膜および第２膜は５００〜７５０℃の温度範囲にお
いて原子状酸素を含む雰囲気で熱処理されたものである
第２の構成、または、酸化タンタル膜またはストロンチ
ウムバリウムチタンオキサイド膜が第１膜と第１膜上の
第２膜との積層膜で構成され、第１膜は５００〜７５０
℃の温度範囲において原子状酸素を含む雰囲気で熱処理
されたものであり、第２膜は５００〜７５０℃の温度範
囲において原子状酸素を含まない雰囲気で熱処理された
ものであ第３の構成、の何れかの構成を有する。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２２】（実施の形態１）図１〜図１２は、実施の
形態１のＤＲＡＭの製造工程の一例を工程順に示した断
面図である。

【００２３】まず、図１に示すように、素子分離領域お
よび不純物が導入されたウェル領域を形成し、前記ウェ
ル上にＭＩＳＦＥＴＱｓ、Ｑｎ、Ｑｐを形成する。

【００２４】ｐ型で比抵抗が１０Ωcm程度の単結晶シリ
コンからなる半導体基板１を用意し、前記半導体基板１
の主面に素子分離領域７を形成する。ここでは単結晶シ
リコンの半導体基板１を例示するが、表面に単結晶シリ
コン層を有するＳＯＩ（Silicon On Insulator）基板、
あるいは、表面に多結晶シリコン膜を有するガラス、セ
ラミックス等の誘電体基板であってもよい。

【００２５】素子分離領域７の形成は、たとえば膜厚１
０nm程度の薄いシリコン酸化膜（図示せず）および膜厚
１４０nm程度のシリコン窒化膜（図示せず）を半導体基
板１上に堆積し、フォトレジスト膜（図示せず）をマス
クにして、前記シリコン窒化膜およびシリコン酸化膜を
パターニングする。このパターニングされたシリコン窒
化膜をマスクとして半導体基板１をドライエッチング
し、半導体基板１に深さ３００〜４００nm程度の溝５を
形成する。溝５の内壁に生じたダメージ層を除去するた
めに、薄い（膜厚１０nm程度の）シリコン酸化膜６を溝
５の内壁に形成し、たとえばオゾン（Ｏ₃）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜（ＴＥＯＳ酸
化膜、図示せず）を３００〜４００nm程度の膜厚で堆積
する。このＴＥＯＳ酸化膜をＣＭＰ法により研磨して溝
５以外の領域のＴＥＯＳ酸化膜を除去し、溝５の内部に
これを残して素子分離領域７を形成する。

【００２６】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去した後、メモリセ
ルを形成する領域（メモリアレイ）の半導体基板１にｎ
型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ
型半導体領域１０を形成し、メモリアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ
型不純物、たとえばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャ
ネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、た
とえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２
を形成する。また、このイオン打ち込みに続いて、ＭＩ
ＳＦＥＴのしきい値電圧を調整するための不純物、たと
えばＢＦ２（フッ化ホウ素）をｐ型ウエル１１およ
びｎ型ウエル１２にイオン打ち込みする。ｎ型半導体領
域１０は、入出力回路などから半導体基板１を通じてメ
モリアレイのｐ型ウエル１１にノイズが侵入するのを防
止するために形成される。

【００２７】次に、半導体基板１の表面をたとえばＨＦ
（フッ酸）系の洗浄液を使って洗浄した後、ＭＩＳＦＥ
ＴＱｓ、Ｑｎ、Ｑｐを形成する。ＭＩＳＦＥＴＱｓ、Ｑ
ｎ、Ｑｐの形成は以下の通りである。

【００２８】半導体基板１を８５０℃程度でウェット酸
化してｐ型ウエル１１およびｎ型ウエル１２の各表面に
膜厚７nm程度の清浄なゲート酸化膜１３を形成し、ゲー
ト電極およびキャップ絶縁膜、さらに低濃度不純物半導
体領域を形成する。

【００２９】ゲート酸化膜１３の上部にゲート電極１４
Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａは、
メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領
域以外の領域ではワード線ＷＬとして使用される。この
ゲート電極１４Ａ（ワード線ＷＬ）の幅、すなわちゲー
ト長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効
果を抑制して、しきい値電圧を一定値以上に確保できる
許容範囲内の最小寸法（たとえば0.２４μｍ程度）で構
成される。また、隣接するゲート電極１４Ａ（ワード線
ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で
決まる最小寸法（たとえば0.２２μｍ）で構成される。
ゲート電極１４Ｂおよびゲート電極１４Ｃは、周辺回路
のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴの各一部を構成する。

【００３０】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）など
のｎ型不純物がドープされた膜厚７０nm程度の多結晶シ
リコン膜を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚５０nm程度のＷＮ（タングステンナイト
ライド）膜と膜厚１００nm程度のＷ膜とをスパッタリン
グ法で堆積し、さらにその上部に膜厚１５０nm程度のシ
リコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジ
スト膜をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。

【００３１】次に、フォトレジスト膜を除去し、フッ酸
などのエッチング液を使って半導体基板１の表面に残っ
たドライエッチング残渣やフォトレジスト残渣などを除
去した後、ｎ型ウエル１２にｐ型不純物、たとえばＢ
（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両
側のｎ型ウエル１２にｐ^-型半導体領域１７を形成す
る。また、ｐ型ウエル１１にｎ型不純物、たとえばＰ
（リン）をイオン打ち込みしてゲート電極１４Ｂの両側
のｐ型ウエル１１にｎ^-型半導体領域１８を形成し、ゲ
ート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領
域１９を形成する。これにより、メモリアレイにメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成される。

【００３２】次に、半導体基板１上にＣＶＤ法で膜厚５
０〜１００nm程度のシリコン窒化膜２０を堆積した後、
メモリアレイのシリコン窒化膜２０をフォトレジスト膜
で覆い、周辺回路のシリコン窒化膜２０を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ２０ａを形成する。その後、
フォトレジスト膜を除去し、周辺回路領域のｎ型ウエル
１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち
込みしてｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体領域
２２（ソース、ドレイン）を形成し、周辺回路領域のｐ
型ウエル１１にｎ型不純物、たとえばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ⁺型半
導体領域２３（ソース、ドレイン）を形成する。これに
より、周辺回路領域にＬＤＤ(Lightly Doped Drain) 構
造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャ
ネル型ＭＩＳＦＥＴＱｎが形成される。

【００３３】次に、図２に示すように、第１層目の層間
絶縁膜およびプラグを形成する。

【００３４】すなわち、半導体基板１上に膜厚３００nm
程度のＳＯＧ（Spin On Glass ）膜２４をスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜２４をシンタリング（焼き締め）する。また、Ｓ
ＯＧ膜２４の上部に膜厚６００nm程度のシリコン酸化膜
２５を堆積した後、このシリコン酸化膜２５をＣＭＰ法
で研磨してその表面を平坦化する。さらに、シリコン酸
化膜２５の上部に膜厚１００nm程度のシリコン酸化膜２
６を堆積する。このシリコン酸化膜２６は、ＣＭＰ法で
研磨されたときに生じた前記シリコン酸化膜２５の表面
の微細な傷を補修するために堆積する。シリコン酸化膜
２５、２６は、たとえばＴＥＯＳ酸化膜とする。シリコ
ン酸化膜２６に代えてＰＳＧ(Phospho Silicate Glass)
膜などを堆積してもよい。

【００３５】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１９（ソース、ドレイン）の上部のシリ
コン酸化膜２６、２５およびＳＯＧ膜２４を除去する。
このエッチングは、シリコン窒化膜２０に対するシリコ
ン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレ
ートが大きくなるような条件で行い、ｎ型半導体領域１
９や素子分離溝５の上部を覆っているシリコン窒化膜２
０が完全には除去されないようにする。続いて、上記フ
ォトレジスト膜をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部のシリコン窒化膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、シリコン酸化膜（ゲ
ート酸化膜１３および素子分離溝５内のシリコン酸化膜
７）に対するシリコン窒化膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、シリコン窒化膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁にシリコン窒化膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
めシリコン窒化膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【００３６】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、コンタクトホール２８、２９の底部に露出した基
板表面のドライエッチング残渣やフォトレジスト残渣な
どを除去し、コンタクトホール２８、２９の内部にプラ
グ３０を形成する。プラグ３０は、シリコン酸化膜２６
の上部にｎ型不純物（たとえばＰ（リン））をドープし
た多結晶シリコン膜をＣＶＤ法で堆積した後、この多結
晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２
８、２９の内部に残すことにより形成する。

【００３７】次に、図３に示すように、ビット線および
第１層配線（Ｍ１）を形成し、これらを層間絶縁膜で覆
った後、プラグ４９を形成する。

【００３８】シリコン酸化膜２６の上部に膜厚２００nm
程度のシリコン酸化膜３１を堆積した後、半導体基板１
を８００℃程度で熱処理する。シリコン酸化膜３１は、
たとえばＴＥＯＳ酸化膜とする。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。

【００３９】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール２８の上部のシ
リコン酸化膜３１を除去してプラグ３０の表面を露出さ
せ、前記フォトレジスト膜を除去した後、新たなフォト
レジスト膜を形成し、これをマスクにしたドライエッチ
ングで周辺回路領域のシリコン酸化膜３１、２６、２
５、ＳＯＧ膜２４およびゲート酸化膜１３を除去する。
これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半
導体領域２３（ソース、ドレイン）の上部にコンタクト
ホール３４、３５を形成し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのｐ⁺型半導体領域２２（ソース、ドレイン）の上
部にコンタクトホール３６、３７を形成する。

【００４０】次に、前記フォトレジスト膜を除去した
後、シリコン酸化膜３１の上部にビット線ＢＬおよび周
辺回路の第１層配線３８、３９を形成する。ビット線Ｂ
Ｌおよび第１層配線３８、３９を形成するには、まずシ
リコン酸化膜３１の上部に膜厚５０nm程度のＴｉ膜をス
パッタリング法で堆積し、半導体基板１を８００℃程度
で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度
のＴｉＮ膜をスパッタリング法で堆積し、さらにその上
部に膜厚１５０nm程度のＷ膜と膜厚２００nm程度のシリ
コン窒化膜４０とをＣＶＤ法で堆積した後、フォトレジ
スト膜をマスクにしてこれらの膜をパターニングする。

【００４１】シリコン酸化膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ₂（チタンシリサイド）
層４２が形成される。これにより、ｎ⁺型半導体領域２
３、ｐ⁺型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。ビット線ＢＬは、
隣接するビット線ＢＬとの間に形成される寄生容量をで
きるだけ低減して情報の読み出し速度および書き込み速
度を向上させるために、その間隔がその幅よりも長くな
るように形成する。ビット線ＢＬの間隔はたとえば0.２
４μｍ程度とし、その幅はたとえば0.２２μｍ程度とす
る。

【００４２】前記フォトレジスト膜を除去した後、ビッ
ト線ＢＬの側壁と第１層配線３８、３９の側壁とにサイ
ドウォールスペーサ４３を形成する。サイドウォールス
ペーサ４３は、ビット線ＢＬおよび第１層配線３８、３
９の上部にＣＶＤ法でシリコン窒化膜を堆積した後、こ
のシリコン窒化膜を異方性エッチングして形成する。

【００４３】ビット線ＢＬおよび第１層配線３８、３９
の上部に膜厚３００nm程度のＳＯＧ膜４４をスピン塗布
する。次いで、半導体基板１を８００℃、１分程度熱処
理してＳＯＧ膜４４をシンタリング（焼き締め）する。
ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロー性が高
く、微細な配線間のギャップフィル性に優れているの
で、フォトリソグラフィの解像限界程度まで微細化され
たビット線ＢＬ同士の隙間を良好に埋め込むことができ
る。

【００４４】次に、ＳＯＧ膜４４の上部に膜厚６００nm
程度のシリコン酸化膜４５を堆積した後、このシリコン
酸化膜４５をＣＭＰ法で研磨してその表面を平坦化す
る。シリコン酸化膜４５は、たとえばＴＥＯＳ酸化膜と
する。

【００４５】次に、シリコン酸化膜４５の上部に膜厚１
００nm程度のシリコン酸化膜４６を堆積する。このシリ
コン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた
前記シリコン酸化膜４５の表面の微細な傷を補修するた
めに堆積する。シリコン酸化膜４６は、たとえばＴＥＯ
Ｓ酸化膜とする。

【００４６】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール２９の上部のシリコ
ン酸化膜４６、４５、ＳＯＧ膜４４およびシリコン酸化
膜３１を除去してプラグ３０の表面に達するスルーホー
ル４８を形成する。フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、スルーホール４８の底部に露出したプラグ３０の
表面のドライエッチング残渣やフォトレジスト残渣など
を除去する。

【００４７】次に、スルーホール４８の内部にプラグ４
９を形成する。プラグ４９は、たとえばシリコン酸化膜
からなる。プラグ４９は、シリコン酸化膜４６の上部
に、たとえば多結晶シリコン膜をＣＶＤ法により堆積
し、これをエッチバックしてスルーホール４８の内部に
残すことにより形成する。エッチバック法をＣＭＰ法に
代えてもよい。

【００４８】次に、図４に示すように、キャパシタ（情
報蓄積用容量素子）形成のための絶縁膜を形成し、さら
に、前記絶縁膜にキャパシタ形成用の溝を形成する。

【００４９】シリコン酸化膜４６上にシリコン窒化膜５
０およびシリコン酸化膜５１を順次堆積する。シリコン
窒化膜５０およびシリコン酸化膜５１は、たとえばＣＶ
Ｄ法により形成できる。

【００５０】シリコン窒化膜５０は、後に説明する孔５
２の加工の際のエッチングストッパとして機能するのも
であり、ストッパ機能を果たすに必要な膜厚を選択でき
る。シリコン窒化膜５０の膜厚はたとえば２００ｎｍと
することができる。

【００５１】シリコン酸化膜５１は、キャパシタ下部電
極の加工のために形成されるものであり、その膜厚は、
必要な容量値が確保できる下部電極表面積（電極面積）
から逆算して求められる。下部電極に要求される電極面
積は、キャパシタに許容される占有面積、あるいはキャ
パシタ絶縁膜の膜厚および誘電率に左右される。

【００５２】シリコン酸化膜５１上にフォトレジスト膜
をパターニングし、これをマスクとしてプラグ４９が露
出するように孔５２を形成する。孔５２の加工は、異方
性を有するドライエッチング法を用いる。まず、シリコ
ン酸化膜のエッチング速度が高く、シリコン窒化膜のエ
ッチング速度が小さい選択的なエッチング条件で第１の
エッチングを行う。この際、シリコン窒化膜５０はエッ
チングされ難いので、第１のエッチングにおけるエッチ
ングストッパとして機能する。次にシリコン窒化膜がエ
ッチングされやすい条件で第２のエッチングを行う。こ
れによりシリコン窒化膜５０をエッチングして孔５２を
形成する。このような２段階のエッチングを用いること
により、シリコン酸化膜４６の過剰なエッチングを防止
できる。

【００５３】なお、孔５２の形成後に、エッチングによ
り受けたプラグ４９表面のダメージ層を除去することが
好ましい。

【００５４】次に、図５に示すように、多結晶シリコン
膜５３を堆積する。多結晶シリコン膜５３は、プラグ４
９に電気的に接続される。多結晶シリコン膜５３は、後
に説明するようにキャパシタの下部電極となるものであ
り、図示するように、孔５２の内面に沿うように堆積す
る。多結晶シリコン膜５３には、たとえばリン（Ｐ）が
高濃度（たとえば４×１０²⁰atoms/cm³程度）導入さ
れ、その抵抗率が低減されている。多結晶シリコン膜５
３の膜厚はたとえば６０nmとする。

【００５５】次に、図６示すように、孔５２を埋め込む
ように絶縁膜５４を形成する。絶縁膜５４は、たとえば
ＳＯＧ膜とすることができる。ＳＯＧ膜とした場合に
は、後に説明する絶縁膜５４の除去の際に、絶縁膜５４
を選択的に除去できる。絶縁膜５４の埋め込みは、半導
体基板１上の全面に絶縁膜５４を形成後、これをエッチ
バック法等により除去することにより行える。なお、絶
縁膜５４は、ＳＯＧ膜の他にレジスト膜等を用いること
もできる。

【００５６】次に、図７に示すように、たとえばＣＭＰ
法を用いて孔５２の領域以外の多結晶シリコン膜５３を
除去する。これにより多結晶シリコン膜５３からなるキ
ャパシタの下部電極５５が孔５２内に形成される。多結
晶シリコン膜５３の除去にはエッチバック法を用いるこ
ともできるが、エッチバック法を用いた場合には下部電
極５５の先端部が鋭利な形状に加工される傾向にあり、
絶縁膜の信頼性、電界集中の緩和の観点から好ましくな
い。この点、ＣＭＰ法を用いた場合には、下部電極５５
の先端部は平坦に形成され、前記のような電界集中、絶
縁膜の信頼性低下の問題が生じにくい。

【００５７】次に、図８に示すように、絶縁膜５４をた
とえばウエットエッチング法を用いて除去する。このと
き、シリコン酸化膜５１の表面も一部エッチングされ、
下部電極５５の上端部が一部突出した形状となる。この
ように下部電極５５の上端部が一部突出して形成される
ため、この突出部分については下部電極５５の表面およ
び裏面の両面が電極面積に寄与する。これにより、同一
の占有平面積、同一の高さの場合に孔５２内にほぼ完全
に下部電極５５が埋め込まれて形成された場合と比較し
て電極面積を増加し、キャパシタ容量を増加できる。

【００５８】次に、図９に示すように、半導体基板１の
全面にシリコン窒化膜５６を形成する。シリコン窒化膜
５６は、後に酸化タンタル膜が酸化性雰囲気において熱
処理されるときに下部電極５５が酸化されることを抑制
する酸素拡散防止膜として機能する。シリコン窒化膜５
６は、下部電極５５（多結晶シリコン膜）表面の自然酸
化膜を除去する目的で清浄化する処理を行なった後、ア
ンモニア（ＮＨ₃）雰囲気中での熱窒化法により形成で
きる。シリコン窒化膜５６の膜厚は、１．５ｎｍ程度と
することができる。また、シリコン窒化膜５６はたとえ
ばＬＰＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法を用いて形成できる。形成条件としては、原料ガ
スをジクロルシラン（ＳｉＨ₂Ｃｌ₂）とアンモニア、温
度を７００度、雰囲気を大気圧以下の圧力とすることが
できる。

【００５９】次に、図１０に示すように、半導体基板１
の全面に膜厚１０nm程度の酸化タンタル膜５７を堆積す
る。酸化タンタル膜５７の堆積は、たとえばペンタエト
キシタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）を原料ガスに、酸
素（Ｏ₂）を酸化剤に用い、処理温度をたとえば４４０
℃、処理圧力をたとえば６５Ｐａとする熱ＣＶＤ法によ
り行える。このように、酸化タンタル膜５７を熱ＣＶＤ
法により堆積することにより、ステップカバレッジに優
れた酸化タンタル膜５７とすることができる。

【００６０】この条件で形成された酸化タンタル膜５７
は、アモルファス薄膜である。また、酸化タンタル膜５
７には原料から混入する炭素が不純物として多量に含ま
れており、そのままではキャパシタ絶縁膜として安定的
な特性を確保できず、実用には耐えない。

【００６１】安定性を確保するためには、図１１に示す
ように、酸化タンタル膜５７の熱処理が必要である（な
お、図では熱処理を白抜きの下矢印で示している）。酸
化タンタル膜５７を熱処理することにより結晶化酸化タ
ンタル膜５８が形成される。この熱処理により酸化タン
タル膜５７の結晶化と酸素欠陥の補充が行われる。

【００６２】本実施の形態では、熱処理を、原子状酸素
を含む雰囲気で行う。原子状酸素を含む雰囲気は、
（１）酸素ラジカル発生器で発生させた酸素ラジカルを
反応処理室に導入する方法、（２）オゾン発生器で発生
させたオゾンを反応処理室に導入する方法、（３）高周
波励起により発生させる酸素プラズマ中に含まれる酸素
原子を用いる方法、（４）Ｎ₂ＯやＮＯガスの熱分解に
より発生する酸素原子を発生する方法等を用いることが
できる。これら原子状酸素を発生させる方法は、単独ま
たは組み合わせで用いても良い。前記原子状酸素発生方
法の何れを採用するかにより、温度や圧力などの熱処理
条件を任意に変更することが可能である。本実施の形態
ではオゾンとＮ₂Ｏを導入できる反応容器を有するより
装置を用いる。処理雰囲気の組成は、オゾンを５％、オ
ゾン発生の原料となる酸素を４５％、Ｎ₂Ｏを４５％と
なるように設定し、処理温度は７２５℃とした。処理圧
力は大気圧とし、処理時間は３分とした。

【００６３】このように非晶質の酸化タンタル膜５７を
原子状酸素雰囲気で熱処理することにより、酸化タンタ
ル膜５７の結晶化を低温化し、酸素欠陥の回復（補充）
を低温化できる。これにより既に形成された素子あるい
はシリサイド層等の低抵抗化層を劣化させることなく、
高性能なキャパシタを形成できる。

【００６４】なお、この段階で、シリコン窒化膜５６
は、シリコン酸窒化（ＳｉＯＮ）膜５９に転換される。

【００６５】次に、図１２に示すように、キャパシタの
上部電極６１、第２層配線６７等を形成する。

【００６６】多結晶酸化タンタル膜５８上に窒化チタン
膜を堆積する。窒化チタン膜の形成はＣＶＤ法を用いる
ことができ、その条件は、たとえば４塩化チタンとアン
モニアを原料ガスとし、低圧雰囲気で、５００℃程度の
反応温度を選択できる。その後、窒化チタン膜上にフォ
トレジスト膜を形成し、このフォトレジスト膜をマスク
として窒化チタン膜、多結晶酸化タンタル膜５８および
シリコン酸窒化膜５９をエッチングして、多結晶酸化タ
ンタル膜５８およびシリコン酸窒化膜５９からなるキャ
パシタ絶縁膜と窒化チタン膜からなる上部電極６１とを
形成する。このようにしてキャパシタＣが形成される。
これにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれ
に直列に接続されたキャパシタＣとで構成されるＤＲＡ
Ｍのメモリセルが完成する。なお、上部電極６１を構成
する材料としては、窒化チタン膜に代えて、タングステ
ン膜等を用いることができる。

【００６７】次に、キャパシタＣの上部に膜厚４０nm程
度のＴＥＯＳ酸化膜６２を堆積し、さらにＳＯＧ膜６３
を塗布してメモリセルの形成された領域を平坦化すると
同時に、周辺回路領域との段差を緩和する。

【００６８】次に、フォトレジスト膜をマスクにしたド
ライエッチングで周辺回路の第１層配線３８の上部のＳ
ＯＧ膜６３等を除去することにより、スルーホール６４
を形成する。また、同様に上部電極６１の上部のＳＯＧ
膜６３、ＴＥＯＳ酸化膜６２を除去することにより、ス
ルーホール６５を形成する。その後、スルーホール６
４、６５の内部にプラグ６６を形成し、続いてＳＯＧ膜
６３の上部に第２層配線６７を形成する。プラグ６６
は、ＳＯＧ膜６３の上部にスパッタリング法で膜厚１０
０nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ
法で膜厚５００nm程度のＷ膜を堆積した後、これらの膜
をエッチバックしてスルーホール６４、６５の内部に残
すことにより形成する。第２層配線６７は、ＳＯＧ膜６
３の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ
膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚
５０nm程度のＴｉ膜を堆積した後、フォトレジスト膜を
マスクにしたドライエッチングでこれらの膜をパターニ
ングして形成する。

【００６９】その後、層間絶縁膜を介して第３層配線を
形成し、その上部にシリコン酸化膜とシリコン窒化膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のＤＲ
ＡＭが略完成する。

【００７０】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸
化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm
程度のシリコン酸化膜で構成できる。シリコン酸化膜
は、たとえばＴＥＯＳ酸化膜とする。

【００７１】本実施の形態によれば、原子状酸素雰囲気
で非晶質の酸化タンタル膜５７を熱処理するため、７２
５℃程度の低温な処理条件で良好なキャパシタＣを形成
できる。このため、微細化に伴う低温化要求を満足する
ことができる。図１３は、本実施の形態の製造方法で形
成したキャパシタＣの特性を評価した結果を示すグラフ
であり、図１４は、比較のために示した従来技術による
キャパシタＣの特性を示すグラフである。両図において
縦軸がリーク電流密度Ｊ、横軸が印加電圧Ｖを示す。室
温おける測定結果（実線）と劣化加速評価のため９０℃
における測定結果（破線）をともに示している。図１３
に示す結果より、本実施の形態の製造方法で形成したキ
ャパシタＣの特性は、室温測定と９０℃測定との問に有
意差が見られない。ところが、図１４に示す結果より、
従来技術で形成したキャパシタの特性では印加電圧Ｖに
負の電圧を印加した際に、１桁以上リーク電流密度Ｊが
大きくなっており、劣化していることがわかる。すなわ
ち、本実施の形態によれば酸化タンタル膜５７の熱処理
雰囲気に、少なくとも原子状酸素を含む雰囲気を用いる
ことにより、結晶化温度を低くすることができ、且つリ
ーク電流を低減できる効果がある。

【００７２】（実施の形態２）図１５〜図１８は、実施
の形態２のＤＲＡＭの製造工程の一例を工程順に示した
断面図である。本実施の形態のＤＲＡＭは、キャパシタ
絶縁膜の構造と製造方法において実施の形態１と相違
し、他の構成は実施の形態１と同様である。従って、以
下の説明では相違する部分について説明し、実施の形態
１と共通する説明は省略する。

【００７３】本実施の形態の製造方法は、実施の形態１
における図９までの工程については同様である。実施の
形態１で説明したと同様にシリコン窒化膜５６を形成
し、その後図１５に示すように、シリコン窒化膜５６上
に第１酸化タンタル膜６８を堆積する。第１酸化タンタ
ル膜６８の堆積方法は実施の形態１の酸化タンタル膜５
７と同様であるが、膜厚が相違する。第１酸化タンタル
膜６８の膜厚はたとえば５ｎｍとする。アズデポ状態の
第１酸化タンタル膜６８は、実施の形態１の酸化タンタ
ル膜５７と同様に非晶質（アモルファス）である。

【００７４】次に、図１６に示すように、第１酸化タン
タル膜６８に、実施の形態１と同様に原子状酸素を含む
雰囲気での熱処理を行い、第１酸化タンタル膜６８を結
晶化して第１多結晶酸化タンタル膜６９を形成する。こ
のとき、シリコン窒化膜５６はシリコン酸窒化膜７０に
なる。

【００７５】実施の形態１と同様に原子状酸素を含む雰
囲気で熱処理を行うため、結晶化温度を低下し、また、
酸素欠陥の補充を低温で行うことができる。なお、実施
の形態１と比較して第１酸化タンタル膜６８の膜厚が５
ｎｍと薄いため、実施の形態１よりも処理時間を短くす
ることも可能である。

【００７６】次に、図１７に示すように、第１多結晶酸
化タンタル膜６９上に第２酸化タンタル膜７１を堆積す
る。第２酸化タンタル膜７１の堆積方法は実施の形態１
の酸化タンタル膜５７と同様であるが、膜厚は５ｎｍと
する。

【００７７】その後、図１８に示すように、第２酸化タ
ンタル膜７１に第１酸化タンタル膜６８と同様の熱処
理、つまり原子状酸素を含む雰囲気での熱処理を施す。

【００７８】その後の工程は実施の形態１と同様である
ため説明を省略する。

【００７９】なお、第２酸化タンタル膜７１は、第１多
結晶酸化タンタル膜６９上に形成されるため、下地の結
晶性を反映して一種のエピタキシャル成長が生じる。こ
のため、第２酸化タンタル膜７１はアズデポ状態で既に
結晶化されており、多結晶酸化タンタル膜となってい
る。従って、第２酸化タンタル膜７１に施す熱処理は、
特に原子状酸素を含む雰囲気での処理が要求されず、通
常の分子状酸素雰囲気での熱処理でもよい。これにより
第２酸化タンタル膜７１の酸素欠陥を補充（回復）でき
る。

【００８０】このように本実施の形態では、下層（第１
多結晶酸化タンタル膜６９）と上層（第２酸化タンタル
膜７１）との２層で構成される酸化タンタル膜キャパシ
タ絶縁膜が提供される。酸化タンタル膜を２層構成とす
れば、酸化タンタル膜６８を薄い膜厚で形成しこれを結
晶化処理しているため結晶粒を均一に形成でき、最終的
に均一な結晶を有するキャパシタ絶縁膜を構成すること
ができる。また、結晶の粒界が多結晶酸化タンタル膜の
膜厚方向で分断されるため、リーク電流を低減すること
ができる。それらの結果、キャパシタ絶縁膜の信頼性を
向上してＤＲＡＭの信頼を向上できる。

【００８１】なお、ここでは２層構成の多結晶酸化タン
タル膜を例示したが、２層以上の多層で構成してもよ
い。

【００８２】（実施の形態３）図１９は、実施の形態３
のＤＲＡＭの一例を示した拡大断面図である。図１９で
は、実施の形態１におけるキャパシタＣの部分を拡大し
て示している。本実施の形態ではキャパシタＣの容量の
増大を図るために、下部電極表面に凹凸を設ける構造を
説明する。なお、図面においてキャパシタ絶縁膜は省略
している。

【００８３】本実施の形態の場合、図５における多結晶
シリコン膜５３に代えて非晶質シリコン膜を半導体基板
１の全面に形成する。その後適度な熱処理を施すと、非
晶質シリコン膜が結晶化されて多結晶シリコン膜７２が
形成されるとともに凹凸７３が形成される。凹凸７３を
形成した後、適当な不純物をドービングし、さらにその
表面に熱窒化法によりシリコン窒化膜（図示せず）を形
成する。以下、実施形態１と同じ工程を経ることにより
下地（多結晶シリコン膜７２）に凹凸７３を有するキャ
パシタを形成することができる。

【００８４】下地電極に凹凸７３が形成されたキャパシ
タＣにおいては、凹凸７３がない場合に比べてリーク電
流が増大する。これは電界集中の効果により実効的に電
界が増加する領域が増えることによる。しかし、本実施
の形態のように酸化タンタル膜に原子状酸素を含有する
雰囲気での熱処理を施すことにより、リーク電流を低減
することができる。これにより、電界集中によるリーク
電流の増大を抑えられる効果がある。

【００８５】（実施の形態４）図２０は、実施の形態４
のＤＲＡＭの一例を示した拡大断面図である。図２０で
は、実施の形態３と同様にキャパシタＣの部分を拡大し
て示している。本実施の形態では下部電極に金属もしく
は金属化合物を用いるキャパシタ構造を説明する。

【００８６】実施の形態１で説明した工程に従い、シリ
コン酸化膜４６のの所定の領域にシリコンプラグ４９を
形成し、シリコン窒化膜５０およびシリコン酸化膜５１
を積層形成し、シリコンプラグ４９が露出するように所
定の位置に孔５２を開孔する。孔５２の内部を含む半導
体基板１の全面に６００℃の温度雰囲気で厚さ３０ｎｍ
のＣＶＤ法によるＴｉＮ（窒化チタン）膜を形成した
後、孔５２の内部にのみＳＯＧ膜を形成し、孔５２以外
の表面に露出したＴｉＮ膜を除去し、孔５２内部を充填
していたＳＯＧ膜をも除去して孔５２内部にのみＴｉＮ
からなる下部電極７４を形成する。その後、厚さ１０ｎ
ｍ程度の酸化タンタル膜を実施の形態１と同様にＣＶＤ
法により形成し、オゾン（Ｏ₃）、酸素（Ｏ₂）、Ｎ₂Ｏ
からなる雰囲気で、温度７００℃で３分間熱処理した。
これによりキャパシタ絶縁膜７５を形成する。その後の
工程は実施の形態１と同様である。

【００８７】従来技術のように、酸化タンタル膜を８０
０℃、３分問熱処理すると、ＴｉＮは含有チタンが酸化
タンタル中に拡散してしまい、リーク電流が著しく増大
する。このため、所望の特性が得られなくなってしま
う。しかし、本実施の形態では、原子状酸素を含む雰囲
気で酸化タンタル膜を熱処理するため、下地電極（下部
電極７４）が窒化チタンの場合であっても、７００℃で
結晶化を完結させることができる。このため酸化タンタ
ル膜（キャパシタ絶縁膜７５）中へのチタンの拡散を低
減でき、リーク電流の増加量を低減できる効果がある。
なお、下部電極７４には窒化チタンの他、窒化タンタ
ル、窒化タングステン、タングステン、ルテニウムなど
の金属および金属化合物を用いることができる。

【００８８】（実施の形態５）図２１は、実施の形態５
のＤＲＡＭの一例を示した拡大断面図である。図２１で
は、実施の形態３，４と同様にキャパシタＣの部分を拡
大して示している。本実施の形態では絶縁膜に酸化タン
タルとシリコン酸窒化膜を用いる場合の例について説明
する。

【００８９】実施の形態４では、下部電極７４に金属も
しくは金属化合物を用いた場合であっても、本発明を適
用することにより酸化タンタル膜（キャパシタ絶縁膜７
５）の熱処理温度を低温化することができ、この結果チ
タン等の金属が酸化タンタル膜に不純物として混入する
ことが抑制できることを説明した。しかし、金属は酸化
されやすい欠点を併せ持っており、特にタングステンの
場合には極めて酸化されやすく、７００℃程度の温度で
も酸化タンタル中を拡散した酸化剤により酸化され、酸
化タンタル膜（キャパシタ絶縁膜７５）が剥離に至る場
合がある。

【００９０】本実施の形態では酸化の問題を回避するた
めに酸化タンタル膜７５と下部電極７４との問にシリコ
ン窒化膜を介在させた構造について説明する。

【００９１】図２１に示すように、実施の形態４と同様
にＣＶＤ法を用いてＴｉＮ膜を孔５２の内部に形成し、
下部電極７４を形成後、低圧ＣＶＤ法により厚さ２ｎｍ
程度のシリコン窒化膜を半導体基板１の全面に形成す
る。

【００９２】その上層に厚さ１０nm程度の酸化タンタル
膜７５を形成し、オゾン（Ｏ₃）、酸素（Ｏ₂）、Ｎ₂Ｏ
雰囲気中、７２５℃、３分間の条件で熱処理を施した。
このときシリコン窒化膜はシリコン酸窒化膜７６に変化
する。その後ＣＶＤ法によりＴｉＮ電極６１を形成す
る。その後の工程は実施の形態１と同様である。

【００９３】本実施の形態により形成したキャパシタＣ
を顕微鏡などにより詳細な観察を試みたところ、剥離等
の異常は観察されなかった。本実施の形態によれば、酸
化タンタル膜７５と、金属もしくは金属化合物からなる
下部電極７４との間にシリコン窒化膜（シリコン酸窒化
膜７６）を介在させることにより下部電極７４の酸化を
防止して良好なキャパシタ特性を得ることができる。

【００９４】なお、下部電極７４に他の金属または金属
化合物を適用できることは実施の形態４と同様である。

【００９５】（実施の形態６）図２２および図２３は、
実施の形態６のＤＲＡＭの一例を示した拡大断面図であ
る。図２２および図２３では、実施の形態３〜５と同様
にキャパシタＣの部分を拡大して示している。

【００９６】本実施の形態では、より大きな容量を得る
ための構造に本発明を適用した場合を説明する。図２２
および図２３に示すように、下部電極７４の内側面だけ
でなく外側面の一部についても容量として寄与する構造
を示している。

【００９７】図２２に示すように、本実施の形態では、
下部電極７４を形成するためのシリコン窒化膜７７およ
びシリコン酸化膜７８を形成する。シリコン窒化膜７７
およびシリコン酸化膜７８は、実施の形態１における下
部電極５５を形成するためのシリコン窒化膜５０および
シリコン酸化膜５１に相当する。ただし、その膜厚比率
を変えている。すなわち、シリコン窒化膜７７は、孔５
２を形成する際のエッチングストッパとしてのみなら
ず、下部電極７４の支持母材としても機能する。

【００９８】実施の形態５と同様に、孔５２の内部に下
部電極７４を形成し（図２２）、その後、シリコン酸化
膜７８を湿式エッチングにより除去する。シリコン窒化
膜７７は、この湿式エッチング時のストッパとしても用
いることができる。

【００９９】その後、実施の形態５と同様、酸化タンタ
ル膜７５をＣＶＤ法により形成し、原子状酸素を含有す
る雰囲気で熱処理する。さらに上部電極となるＴｉＮ膜
６１を同じくＣＶＤ法により形成し、キャパシタを構成
する（図２３）。その後の工程は実施の形態１と同様で
ある。

【０１００】なお、図２４に示すように、キャパシタ絶
縁膜に酸化タンタル膜７５とシリコン酸窒化膜７６の積
層膜を用いた構造としても良い。

【０１０１】本実施の形態によれば、下部電極７４の外
側側面も容量部として用いることができるのでキャパシ
タＣの容量値を大きくできる効果がある。また、シリコ
ン窒化膜７７を下部電極７４の支えとして残しているの
で、支えがない場合に電極自身が倒壊する問題を回避で
きる効果がある。

【０１０２】（実施の形態７）図２５は、実施の形態７
のＤＲＡＭの一例を示した拡大断面図である。図２５で
は、実施の形態３〜６と同様にキャパシタＣの部分を拡
大して示している。本実施の形態では下部電極を複数の
膜で構成した構造について説明する。

【０１０３】シリコン酸化膜５１の所定の領域に孔５２
を形成した後、半導体基板１の全面にＴｉＮ膜７９をＣ
ＶＤ法により形成する。この後、前記したと同様の方
法、たとえばエッチバック法等により、孔５２内部の少
なくともシリコンプラグ４９が露出している底面を覆
い、且つ孔の上部で最終的に酸化タンタル膜７５と接触
することのないようにＴｉＮ膜７９を残存させる。

【０１０４】さらに、ルテニウム膜を半導体基板１の全
面に堆積し、前記と同様の方法たとえばエッチバック法
によりルテニウム膜をエッチングして孔５２の内部に残
存させ下部電極７４とする。酸化タンタル膜７５を形成
した後、６５０℃の原子状酸素を含む雰囲気で熱処理を
施し、上部電極となるＴｉＮ膜６１を形成してキャパシ
タＣを構成する。その後の工程は実施の形態１と同様で
ある。

【０１０５】本実施の形態では、特にルテニウムからな
る下部電極７４の場合について記載した。この場合には
酸化タンタル膜７５が特に結晶化しやすく、さらに低温
化が可能となる効果がある。一方でルテニウムは酸素透
過率が高く、その下地となるシリコンプラグ４９が酸化
されやすい。シリコンプラグ４９が酸化されると、絶縁
膜であるＳｉＯ₂が生成され、下部電極７４とシリコン
プラグ４９との間の電気的導通が阻害されて好ましくな
い。本実施の形態ではルテニウムの下地にＴｉＮ膜７９
を設けているのでシリコンプラグ４９の酸化を防止し、
ＳｉＯ₂の生成を回避できる。

【０１０６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１０７】たとえば、前記実施の形態ではキャパシタ
絶縁膜に酸化タンタル膜を用いる場合について述べた
が、これに限るものではなく、チタン酸バリウムストロ
ンチウム（ＢＳＴ）膜であってもよい。ＢＳＴ膜の場合
にも、原子状酸素を含む雰囲気で熱処理することによ
り、処理温度を低減できる。この場合には下部電極には
ルテニウムを用いることができる。

【０１０８】また、実施の形態ではＤＲＡＭについて説
明したが、ＤＲＡＭを含むシステムＬＳＩ等にも適用が
可能である。

【０１０９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１１０】本発明によれば、酸化タンタル膜、ＢＳＴ
膜等、結晶化および酸化改質処理を必要とする酸化物誘
電体膜をキャパシタ絶縁膜に用いる場合に、８００℃程
度の熱処理を施さなくても十分に小さな実用的なリーク
電流値を実現でき、より低温での結晶化改質処理の方法
を提供できる。

【０１１１】また、本発明によれば、キャパシタの容量
値の増大を図って、またリーク電流の増大を回避でき、
ＤＲＡＭのリフレッシュ特性のマージンを確保できる。
これにより、高速で低電力の信頼性の高いＤＲＡＭ等半
導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＤＲＡＭの製造工
程の一例を工程順に示した断面図である。

【図２】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図３】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭのキャパシタ特性を
評価した結果を示すグラフである。

【図１４】比較のために示した従来技術によるキャパシ
タ特性を示すグラフである。

【図１５】本発明の実施の形態２であるＤＲＡＭの製造
工程の一例を工程順に示した断面図である。

【図１６】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１７】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１８】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１９】本発明の実施の形態３であるＤＲＡＭの一例
を示した拡大断面図である。

【図２０】本発明の実施の形態４であるＤＲＡＭの一例
を示した拡大断面図である。

【図２１】本発明の実施の形態５であるＤＲＡＭの一例
を示した拡大断面図である。

【図２２】本発明の実施の形態６であるＤＲＡＭの一例
を示した拡大断面図である。

【図２３】本発明の実施の形態６であるＤＲＡＭの一例
を示した拡大断面図である。

【図２４】本発明の実施の形態６であるＤＲＡＭの他の
例を示した拡大断面図である。

【図２５】本発明の実施の形態７であるＤＲＡＭの一例
を示した拡大断面図である。

【符号の説明】

１半導体基板５溝（素子分離溝）６シリコン酸化膜７シリコン酸化膜（素子分離領域）１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３ゲート酸化膜１４Ａ〜１４Ｃゲート電極１５シリコン窒化膜１７ｐ^-型半導体領域１８ｎ^-型半導体領域１９ｎ型半導体領域２０シリコン窒化膜２０ａサイドウォールスペーサ２２ｐ⁺型半導体領域２３ｎ⁺型半導体領域２４ＳＯＧ膜２５シリコン酸化膜２６シリコン酸化膜２８、２９コンタクトホール３０プラグ３１シリコン酸化膜３４、３６コンタクトホール３８第１層配線４０シリコン窒化膜４２チタンシリサイド層４３サイドウォールスペーサ４４ＳＯＧ膜４５、４６シリコン酸化膜４８スルーホール４９プラグ（シリコンプラグ）５０シリコン窒化膜５１シリコン酸化膜５２孔５３多結晶シリコン膜５４絶縁膜５５下部電極５６シリコン窒化膜５７酸化タンタル膜５８多結晶酸化タンタル膜（結晶化酸化タンタル膜）５９シリコン酸窒化膜６１上部電極（ＴｉＮ膜、ＴｉＮ電極）６２ＴＥＯＳ酸化膜６３ＳＯＧ膜６４、６５スルーホール６６プラグ６７第２層配線６８第１酸化タンタル膜６９第１多結晶酸化タンタル膜７０シリコン酸窒化膜７１第２酸化タンタル膜７２多結晶シリコン膜７３凹凸７４下部電極７５キャパシタ絶縁膜（酸化タンタル膜）７６シリコン酸窒化膜７７シリコン窒化膜７８シリコン酸化膜７９ＴｉＮ膜ＢＬビット線ＣキャパシタＪリーク電流密度Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者飯島晋平東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者菅原安浩東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD10 AD24 AD48 AD56 AD61 GA06 HA02 JA06 JA35 JA38 JA39 JA40 JA56 MA06 MA17 NA01 PR40

Claims

【特許請求の範囲】

【請求項１】第１電極と、前記第１電極に対向して形
成された第２電極と、前記第１および第２電極の間に形
成されたキャパシタ絶縁膜と、を含む半導体装置の製造
方法であって、前記キャパシタ絶縁膜の形成工程に、誘電体膜を形成する工程と、前記誘電体膜に５００〜７
５０℃の温度範囲において原子状酸素を含む雰囲気で熱
処理を施す工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記キャパシタ絶縁膜の形成工程に、第１誘電体膜を形成する工程と、前記第１誘電体膜に５
００〜７５０℃の温度範囲において原子状酸素を含む雰
囲気で熱処理を施す工程と、前記第１絶縁膜上に第２絶
縁膜を形成する工程と、前記第２誘電体膜に５００〜７
５０℃の温度範囲において原子状酸素を含む雰囲気で熱
処理を施す工程と、を含む第１の構成、または、第１誘電体膜を形成する工程と、前記第１誘電体膜に５
００〜７５０℃の温度範囲において原子状酸素を含む雰
囲気で熱処理を施す工程と、前記第１絶縁膜上に第２絶
縁膜を形成する工程と、前記第２誘電体膜に５００〜７
５０℃の温度範囲において原子状酸素を含まない雰囲気
で熱処理を施す工程と、を含む第２の構成、の何れかの構成を含むことを特徴とする半導体装置の製
造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法であって、多結晶シリコンからなる第１電極を形成する工程と、前
記第１電極上にシリコン窒化膜を形成する工程とを有
し、前記誘電体膜ならびに第１および第２誘電体膜が酸
化タンタル膜であり、前記酸化タンタル膜の熱処理温度
が６５０℃〜７５０℃の範囲である第１の構成、金属または金属化合物からなる第１電極を形成する工程
と、前記第１電極上にシリコン窒化膜を形成する工程と
を有し、前記誘電体膜ならびに第１および第２誘電体膜
が酸化タンタル膜またはストロンチウムバリウムチタン
オキサイド（ＢＳＴ）膜であり、前記酸化タンタル膜の
熱処理温度が５００℃〜７５０℃の範囲であり、前記Ｂ
ＳＴ膜の熱処理温度が５００℃〜７００℃の範囲である
第２の構成、金属または金属化合物からなる第１電極を形成する工程
を有し、前記誘電体膜ならびに第１および第２誘電体膜
が酸化タンタル膜またはストロンチウムバリウムチタン
オキサイド（ＢＳＴ）膜であり、前記酸化タンタル膜の
熱処理温度が５００℃〜７５０℃の範囲であり、前記Ｂ
ＳＴ膜の熱処理温度が５００℃〜７００℃の範囲である
第３の構成、の何れかの構成を有することを特徴とする半導体装置の
製造方法。
【請求項４】請求項３記載の半導体装置の製造方法で
あって、前記金属または金属化合物は、ルテニウム、窒化チタ
ン、窒化タンタル、タングステン、窒化タングステン、
白金、イリジウム、酸化ルテニウム、酸化イリジウムか
ら選択された何れかの材料またはこれらの積層膜である
ことを特徴とする半導体装置の製造方法。
【請求項５】第１電極と、前記第１電極に対向して形
成された第２電極と、前記第１および第２電極の間に形
成されたキャパシタ絶縁膜とを含む半導体装置であっ
て、前記第１電極が多結晶シリコンまたはルテニウム、窒化
チタン、窒化タンタル、タングステン、窒化タングステ
ン、白金、イリジウム、酸化ルテニウム、酸化イリジウ
ムその他の金属もしくは金属化合物からなり、前記キャ
パシタ絶縁膜には酸化タンタル膜またはストロンチウム
バリウムチタンオキサイド（ＢＳＴ）膜が含まれ、前記酸化タンタル膜またはストロンチウムバリウムチタ
ンオキサイド膜は、５００〜７５０℃の温度範囲におい
て原子状酸素を含む雰囲気で熱処理されたものである第
１の構成、前記酸化タンタル膜またはストロンチウムバリウムチタ
ンオキサイド膜が第１膜と前記第１膜上の第２膜との積
層膜で構成され、前記第１膜および第２膜は５００〜７
５０℃の温度範囲において原子状酸素を含む雰囲気で熱
処理されたものである第２の構成、または、前記酸化タンタル膜またはストロンチウムバリウムチタ
ンオキサイド膜が第１膜と前記第１膜上の第２膜との積
層膜で構成され、前記第１膜は５００〜７５０℃の温度
範囲において原子状酸素を含む雰囲気で熱処理されたも
のであり、前記第２膜は５００〜７５０℃の温度範囲に
おいて原子状酸素を含まない雰囲気で熱処理されたもの
であ第３の構成、の何れかの構成を有することを特徴とする半導体装置。