JPH10200074A - 漏れ電流が少ない低圧化学蒸着酸化タンタル被膜形成の方法 - Google Patents

漏れ電流が少ない低圧化学蒸着酸化タンタル被膜形成の方法

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JPH10200074A
JPH10200074A JP9068378A JP6837897A JPH10200074A JP H10200074 A JPH10200074 A JP H10200074A JP 9068378 A JP9068378 A JP 9068378A JP 6837897 A JP6837897 A JP 6837897A JP H10200074 A JPH10200074 A JP H10200074A
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coating
leakage current
furnace
annealing
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Shi-Chung Sun
喜仲 孫
Tsai-Fu Chen
再富 陳
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Abstract

(57)【要約】 （修正有） 【課題】漏れ電流が少ない特性の半導体メモリーデバイ
スのコンデンサー誘電体を製造すること。コンデンサー
誘電体を低圧の環境で製造すること。 【解決手段】ＮＨ3 −窒化ポリシリコンで作られた電極
層１１をもつ半導体シリコン基板１０を調製する工程；
酸化タンタル（Ｔａ2 Ｏ5 ）被膜１２を電極層１１にわ
たりデポジットする工程；デポジットされた酸化タンタ
ル被膜を温度８００℃で３０分にわたり窒素ガス（Ｎ2
Ｏ）雰囲気中でやきなましする工程からなる。この新規
のポストデポジションやきなまし方法により、半導体メ
モリーデバイスのための漏れ電流が小さく、信頼性に富
む酸化タンタル被膜が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広く言えば、半導
体メモリーデバイスのコンデンサー誘電体を形成する方
法、特には、高密度の積み重ねられた（スタックされ
た）ＤＲＡＭデバイスの漏れ電流が少ないキャパシタ誘
電体を形成する方法に関するものである。さらに詳しく
は、本発明は、大量バッチ方式での低圧酸化炉内焼なま
しで実現される良好なキャパシタンスと少ない漏れ電流
特性を有する高密度半導体メモリーデバイスのストレー
ジ誘電体を形成するためにコールドウオール・リアクタ
ー内で行われる酸化タンタルの化学蒸着（ＣＶＤ）方法
に関するものである。
【０００２】
【従来の技術】高密度半導体メモリーデバイス、特にＤ
ＲＡＭデバイスは、デバイスレベルでギガビットへと進
歩している。デバイス製造における現在のマテリアルテ
クノロジーを使用する現在のメガビット・メモリーデバ
イスに用いられている誘電ストレージマテリアルズによ
っては、これらのメモリーデバイスの記憶密度を約２５
６Ｍパーデバイス以上にすることができない。これは、
主として、リフレッシュを必要とするまでに、かなりの
時間にわたって、保持し、維持できるメモリーセルの電
荷密度に限界があるためによる。
【０００３】次世代のギガビット・メモリーデバイスに
おけるストレージ誘電体向けのマテリアルズの中で、化
学蒸着で被着されるＴａ2 Ｏ5 被膜は、それら固有の誘
電率と優秀なステップカバレッジ特性により有望なもの
とされている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の技術において、これらの誘電係数が高いストレージ
マテリアルズを使用する点には、非常に大きな問題が存
在するものであって、この問題は、現在の技術でストレ
ージ誘電体に前記Ｔａ2 Ｏ5 被膜を施すと、漏れ電流が
多くなる点である。しかしながら、現在に至るまで、Ｔ
ａ2 Ｏ5における漏れ電流を少なくする技術について
は、ほとんど配慮されておらず、これが理由で、Ｔａ2
Ｏ5 を高密度メモリーデバイスにおける大量生産に適し
た有効なストレージ（記憶）誘電体として使用すること
は行われていない。現段階にあっては、種々の焼なまし
条件で処理される低圧化学蒸着酸化タンタル（Ｔａ2Ｏ5
）被膜の電気特性をシステマティックに特色づけるこ
とは全く行われていないもので、この解明ならびに実用
化が、この発明の解決課題である。
【０００５】
【課題を解決するための手段】したがって、この発明
は、漏れ電流が少ない特性の半導体メモリーデバイスの
コンデンサー誘電体を製造する方法を提供することを主
たる目的とし、これによって、前記課題を解決しようと
するものである。
【０００６】さらに、この発明は、漏れ電流が少ない特
性の半導体メモリーデバイスのコンデンサー誘電体を低
圧の環境で製造する方法を提供することを目的とする。
【０００７】また、この発明は、漏れ電流が少ない特性
の半導体メモリーデバイスのコンデンサー誘電体を大量
生産に適した態様で安価に製造する方法を提供すること
を主たる目的とする。
【０００８】前記目的を達成するために、この発明によ
れば、漏れ電流が少ない特性のスタックされたＤＲＡＭ
のような半導体メモリーデバイスのコンデンサー誘電体
のための酸化タンタル（Ｔａ2 Ｏ5 ）被膜を製造する方
法が提供される。この方法は、ＮＨ3 −窒化ポリシリコ
ン電極層をもつ半導体シリコン基板を先ず作る第１の工
程を含む。ついで前記電極層の面に酸化タンタル（Ｔａ
2 Ｏ5 ）被膜がデポジットされる。このデポジットされ
た酸化タンタル（Ｔａ2 Ｏ5 ）被膜を約３０分間にわた
り温度約８００℃でＮ2 Ｏガス雰囲気中で炉内で焼なま
しする。この新規のポスト・デポジション焼なまし方法
（デポジションされた後の焼なましプロセス）によっ
て、漏れ電流が小さく、信頼性に富む半導体メモリーデ
バイスのキャパシタ誘電体のための酸化タンタル（Ｔａ
2 Ｏ5 ）被膜が作られ、前記方法は、特に、コンベンシ
ョナルな酸化炉におけるバッチ処理に適している。
【０００９】
【発明の実施の形態】つぎに、漏れ電流が少ない特性を
もつ半導体メモリーデバイスのコンデンサー誘電体を作
るための本発明の好ましい実施例を記載する。図１ａと
図１ｂにおける寸法は、正確なスケールに基づくもので
はなく、製造されるデバイスの断面を略式に描いたもの
にすぎないことに注意されたい。
【００１０】工程１ 酸化タンタル（Ｔａ2 Ｏ5 ）被膜をメモリーセルキャパ
シタ誘電体層として用いる高密度メモリーデバイス製造
のためのベースとしての電極層をもつ半導体シリコン基
板を調製する。
【００１１】図１ａに示すように、該基板１０は、例え
ば、ｎ+ 型シリコン（Ｓｉ）基板またはｎ+ 型ポリシリ
コン（ｐｏｌｙ−Ｓｉ）基板であり、ＮＨ3-窒化ポリク
リスタリン・シリコン（ｐｏｌｙ−Ｓｉ）で作られた電
極層１１を有している。
【００１２】工程２ 前記半導体シリコン基板に酸化タンタル（Ｔａ2 Ｏ5 ）
被膜を被着する。図１ｂにおいては、酸化タンタル（Ｔ
ａ2 Ｏ5 ）被膜１２は、例えば、低圧化学蒸着（ＬＰＣ
ＶＤ）リアクターにおいてデポジットされる。前記酸化
タンタル（Ｔａ2 Ｏ5 ）被膜は、例えば、膜厚が約８〜
１６ｎｍの厚さでデポジットされる。
【００１３】工程３ 被着された前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜を炉内
で窒素ガス（Ｎ2 Ｏ）焼なましする。この被着された酸
化タンタル（Ｔａ2 Ｏ5 ）被膜１２に対するサーマル焼
なまし工程は、Ｎ2 Ｏガス雰囲気内で、例えば、約３０
分にわたり約８００℃で行われる。Ｎ2 Ｏガス雰囲気内
での焼なまし工程は、コンベンショナルな酸化炉内で行
われる。これは、サーマル焼なまし方法がバッチオーダ
ーで行うことができ、大量のウエファーを同時に処理で
きることを意味する。この点は、特に、大量生産に極め
て有利である。
【００１４】前記した工程は、スタックされたＤＲＡＭ
のような高密度の半導体メモリーデバイスにおける漏れ
電流が少ないＬＰＣＶＤ 酸化タンタル（Ｔａ2 Ｏ5 ）
キャパシタストレージ誘電体作る本発明のプロセスから
なるものである。当業者にもよく理解されるように、Ｄ
ＲＡＭのような半導体メモリーデバイスを製造するコン
プリートのプロセスには、上記した実施例に記載された
工程のほかに前処理工程と後処理工程とが含まれるもの
であることに注意すべきである。
【００１５】スタックされたＤＲＡＭのためのＮＨ3-窒
化ポリシリコン電極上のＬＰＣＶＤ酸化タンタル（Ｔａ
2 Ｏ5 ）ストレイジ誘電体の電気的特性に対する、Ｎ2
Ｏガスを用いての上記工程３に述べたデポジション後の
焼なましによる効果を示すために、三つの異なるポスト
・デポジション焼なまし条件によるＬＰＣＶＤ酸化タン
タル（Ｔａ2 Ｏ5 ）キャパシタストレイジ誘電体のサン
プルを調べる。これらの焼なまし条件には、（ａ）急速
サーマルＯ2 焼なまし（ＲＴＯ2 ）、（ｂ）コンベンシ
ョナルな炉Ｏ2 焼なまし（ＦＯ2 ）および（ｃ）急速サ
ーマルＮ2 Ｏ焼なまし（ＲＴＮ2 Ｏ）の三通りのものが
含まれる。これらの結果としては、本発明の炉Ｎ2 Ｏ焼
なましによる酸化タンタル（Ｔａ2 Ｏ5 ）被膜が最小の
漏れ電流特性、最良の絶縁破壊フィールド分布特性およ
び最高の信頼性を有することが示された。
【００１６】図２は、種々のポスト・デポジション焼な
まし処理の前後における有効電界のファンクションとし
てのｎ+ ポリシリコンの酸化タンタル（Ｔａ2 Ｏ5）被
膜の漏れ電流特性を示す。これらのポスト・デポジショ
ン焼なまし処理は、それぞれ以下に述べるような条件の
ものである。
【００１７】（ａ）ＲＴＯ2 処理は、６０秒、８００℃
の処理。 （ｂ）炉Ｏ2 処理は、３０分、８００℃の処理。 （ｃ）ＲＴＮ2 Ｏ処理は、６０秒、８００℃の処理。 （ｄ）炉Ｎ2 Ｏ処理は、３０分、８００℃の処理。
【００１８】３０分、８００℃で行われた本発明の炉Ｎ
2 Ｏ焼なまし処理は、最低の漏れ電流であることが図２
に明瞭に示されている。炉Ｎ2 Ｏ焼なまし処理に寄る、
この漏れ電流を最小にするメカニズムは、昇温された温
度におけるＮ2 Ｏガスの解離によって発生された反応性
原子酸素スペシーズ（Ｏ+ ）によるものであり、炉内焼
なまし処理により、被膜の欠陥をなくす十分な時間がと
れる。発生した反応性原子酸素スペシーズ（Ｏ+ ）は、
ＣＶＤ酸化タンタル（Ｔａ2 Ｏ5 ）被膜デポジションの
間に発生する酸素空位を埋めるのに貢献し、さらに、該
被膜における炭素と水素コンテントとを下げる。この理
由で、炉内Ｎ2 Ｏ焼なまし処理によれば、急速サーマル
Ｎ2 Ｏ焼なまし処理によるよりも漏れ電流を小さくする
ことができるものである。さらに、この炉内焼なまし処
理は、コンベンショナルな酸化炉内で行われるから、上
記したように、大量生産に完全に合致しているものであ
る。換言すれば、大量のウエファー、例えば５０以上の
ウエファーをバッチ処理できるものである。
【００１９】図３は、本発明の炉内Ｎ2 Ｏ焼なまし処理
が他の三通りの焼なまし処理に比べて、よりタイトで、
より高い臨界磁界分布をもつことを示す。この臨界磁界
は、上位電極に正の電圧をバイアスして、電流密度１μ
Ａ／ｃｍ2 で測定した。
【００２０】図４は、デバイスの耐用寿命期待値を示
す。本発明のプロセスを公知の技術と比較すると、デバ
イスの耐用寿命は、極めて永い。図に示すように、解析
された１０年の耐用年数にわたり、この発明のプロセス
により製造されたデバイスは、より効果的な電界を維持
する能力の点で非常に高い信頼性をもつことが示されて
いる。
【００２１】前記した種々のポスト−デポジション焼な
まし工程を経たＬＰＣＶＤＴａ2 Ｏ5 被膜キャパシタ誘
電体をテストした結果、本発明の酸化窒素ガス（Ｎ2
Ｏ）炉内焼なまし工程により漏れ電流が最小になり、最
高の信頼特性が得られることが示された。前記したよう
に、最良の効果が得られる本発明においては、酸化窒素
ガス（Ｎ2 Ｏ）炉内焼なまし工程をバッチ処理によって
通常これまで使用されているコンベンショナルな酸化炉
内で行えることは特筆すべき点である。これによって、
デバイスの大量生産が可能になり、コストの低下が具現
され、生産効率が飛躍的に向上する。
【００２２】前記した実施例は、この発明の理解を深め
るための例示的なものであって、この発明を限定するも
のではない。添付の請求の範囲の精神と範囲に含まれる
変形などは、すべて本発明の技術的範囲に含まれるもの
であって、この発明の技術的範囲は、変形、類似のもの
に広く及ぶものである。
【００２３】
【発明の効果】以上詳記したように、この発明によれ
ば、漏れ電流が最小になり、最高の信頼特性を有するデ
バイスをバッチ処理によって通常これまで使用されてい
るコンベンショナルな酸化炉内で行えるものであり、デ
バイスの大量生産が可能になり、コストの低下が具現さ
れ、生産効率が飛躍的に向上する。
【図面の簡単な説明】
【図１】この発明の好ましい実施例により製造される電
極をもつメモリーデバイスのストレージ誘電体のそれぞ
れ選択された工程における略図的断面図である。
【図２】種々のポスト−デポジション焼きなまし処理前
後における有効電界ファンクションとしてのｎ+ ポリシ
リコンにおけるＴａ2 Ｏ5 被膜の漏れ電流特性を示す。
【図３】種々のポスト−デポジション焼なまし処理後の
Ｔａ2 Ｏ5 被膜のクリティカルな電界分布特性を示す。
【図４】本発明の好ましい実施例により製造されたデバ
イスの信頼性に関するライフタイム期待値を示すもので
ある。
【符号の説明】
１０ 半導体シリコン基板 １１ 電極層 １２ Ｔａ2 Ｏ5 被膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/316

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 低い漏れ電流特性を有する半導体メモ
    リーデバイスのコンデンサー誘電体のための酸化タンタ
    ル（Ｔａ2 Ｏ5 ）被膜を形成する方法であって、以下の
    工程からなる方法：電極層をもつ半導体シリコン基板を
    調製する工程；前記電極層に酸化タンタル（Ｔａ2 Ｏ
    5 ）被膜を被着する工程；および前記被着された酸化タ
    ンタル被膜を酸化窒素（Ｎ2 Ｏ）ガス中で炉内焼なまし
    する工程。
  2. 【請求項２】 前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜
    を約８００℃の温度で焼なましする請求項１の方法。
  3. 【請求項３】 前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜
    を約３０分間焼なましする請求項２の方法。
  4. 【請求項４】 前記半導体シリコン基板がｎ+ 型シリ
    コン基板またはｎ+ 型ポリシリコン基板である請求項３
    の方法。
  5. 【請求項５】 前記電極層がＮＨ3 −窒化ポリクリス
    タリン・シリコンから形成されている請求項４の方法。
  6. 【請求項６】 前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜
    は、約８〜１６ｎｍの厚さをもつ請求項５の方法。
  7. 【請求項７】 前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜
    を低圧化学蒸着（ＬＰＣＶＤ）リアクター内でデポジッ
    トする請求項６の方法。
  8. 【請求項８】 前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜
    を酸化炉内で焼なましする請求項７の方法。
  9. 【請求項９】 異なるウエファーに含まれている他の
    酸化タンタル（Ｔａ2Ｏ5 ）被膜と同時にバッチ方式で
    前記酸化タンタル（Ｔａ2 Ｏ5 ）被膜を酸化炉内で焼な
    ましする請求項７の方法。
  10. 【請求項１０】 低い漏れ電流特性を有する半導体メモ
    リーデバイスのコンデンサー誘電体のための酸化タンタ
    ル（Ｔａ2 Ｏ5 ）被膜を形成する方法であって、以下の
    工程からなる方法：電極層をもつ半導体シリコン基板を
    調製する工程；前記電極層に酸化タンタル（Ｔａ2 Ｏ
    5 ）被膜を被着する工程；および前記被着された酸化タ
    ンタル被膜を酸化窒素（Ｎ2 Ｏ）ガス中で温度約８００
    ℃で約３０分にわたり炉内焼なましする工程。
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