KR100388203B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 MIM 구조인 반도체 소자의 TaON 박막 캐패시터 제조방법을 개시한다.
개시된 본 발명은 하부 전극 모듈이 형성된 반도체 기판을 제공하는 단계; 상기 하부전극 모듈 상부에 스탭 커버리지가 우수한 TiCl4를 이용한 하부전극용 TiN막을 증착하는 단계; 셀과 셀을 구분하기 위해 소자 분리하는 단계; 상기 하부 전극용 TiN막이 증착된 반도체 기판을 열처리하는 단계; 상기 TiN막 상부에 형성된 자연 산화막 및 파티클의 제거를 위하여 세정 공정을 수행하는 단계; 상기 TiN막의 산화 방지 및 금속 산화막을 억제하기 위하여 TiN막을 가공처리하는 단계; 상기 가공 처리된 TiN막 상부에 유전막용 비정질 TaON 박막을 증착하는 단계; 상기 비정질 TaON 박막이 증착된 반도체 기판을 저온 열처리 또는 고온 열처리를 진행하는 단계; 및 상기 열처리된 TaON 박막 상부에 상부 전극용 TiN막을 증착하고 열처리를 수행하는 단계를 포함하여 구성하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 보다 구체적으로 전하 저장 용량을 증대시키면서도 누설 전류를 방지할 수 있는 반도체 메모리 소자의 캐패시터의 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
이에따라, 종래의 발명에서는 MPS(Meta Poly Silicon)을 이용한 MIS(Metal Insulator Silicon) 구조에서 유전률이 뛰어난 TaON 박막 또는 Ta2O5 박막을 이용하여 충분한 충전용량과 누설 전류 특성을 확보할 수 있다.
그러나, 상기 유전율이 뛰어난 Ta2O5 박막은 불안정한 화학양론비를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막 내에 존재하게 된다. 또한 박막 형성시 Ta2O5의 전구체인 Ta(OC2H5)5의 유기물과 O2 또는 N2O 가스의 반응으로 인해서 불순물인 탄소원자와 탄소 화합물 및 물도 합께 존재하게 된다. 따라서, 반도체 소자의 캐패시터의 누설전류가 증가하게 되고 유전 특성이 열화되는 문제를 갖게된다.
또한, 0.13㎛ 테크 디바이스까지는 상기 MPS를 이용한 MIS 구조에서 TaON 박막 또는 Ta2O5 박막을 이용하여 충분한 충전용량과 누설전류 특성을 확보할 수 있지만, 그 이하의 디자인에서는 충전 용량과 누설 전류 특성을 동시에 만족시킬 수 없다.
이에따라, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로,유전율이 큰 TaON 박막을 이용하고, 상, 하부 전극을 TiN막으로 적용하는 MIM(Metal Insulator Metal) 구조의 캐패시터를 이용하여 충분한 충전 용량과 누설전류를 억제할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
10 : 하부전극 모듈
11 : 하부 전극용 TiN막
12 : TiOx 박막
13 : 유전막용 비정질 TaON 박막
13a : 결정화된 TaON 박막
14 : 상부전극용 TiN막
상기와 같은 목적을 달성하기 위하여, 본 발명의 반도체 소자의 캐패시터 제조 방법은 하부 전극 모듈이 형성된 반도체 기판을 제공하는 단계; 하부전극 모듈을 포함한 기판 상에 하부 전극용 TiN막을 증착하는 단계; 셀과 셀을 구분하기 위해 소자 분리하는 단계; 결과물에 제 1열처리를 실시하여 하부 전극을 형성하는 단계; 하부 전극 표면에 가공처리를 실시하되, 상기 가공 처리는 500℃ 이상의 온도에서 N2 또는 산소 분위기에서 RTP 열처리 공정 및 450℃ 이하의 온도와 O2, N2/O2, N2O, 또는 N2+N20 가스 분위기에서 상기 하부 전극 표면을 강제 산화 공정 중 어느 하나를 진행하여 TiOx 박막을 형성하는 단계; 가공처리 완료된 하부 전극을 포함한 기판 상에 유전막용 비정질 TaON 박막을 형성 및 제 2열처리를 차례로 실시하는 단계; 유전막 상부에 상부 전극용 TiN막을 증착 및 제 3열처리를 차례로 실시하는 단계를 포함하여 구성하는 것을 특징으로 한다.상기 하부전극용 TiN막 증착 공정은 스퍼터링 방식 및 MOCVD(Metal Organic Chemical Vapor Deposition) 중 어느 하나를 이용하는 것이 바람직하다.상기 하부전극으로 TiN막 이외에 TaN, W, Ru막 등의 다른 금속막을 증착하는 것이 바람직하다.상기 제 1열처리 공정은 산소 농도를 조절할 수 있는 장비가 장착된 챔버 내에서 N2 또는 NH3 가스 분위기 및 600℃ 이상의 공정 온도에서 진공 상태로 RTP 열처리를 진행하거나, N2 퍼지 박스가 장착된 퍼니스 내에서 500℃ 이상의 온도에서 진공 열처리를 진행하는 것이 바람직하다.상기 TaON 박막 증착은, 전구체인 탄탈륨 에칠레이트 (Ta(OC2H5)5)와 같은 Ta 화합물을 MFC(Mass Flow Controller)와 같은 유량 조절기를 통하여 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 150 ~ 200℃의 온도에서 증발시켜 Ta 성분의 화학증기를 얻으며, 상기 Ta 성분의 화학증기와 반응가스인 과잉 O2가스 또는 NH3가스를 10 ~ 1000sccm의 유량으로 각각 정량하여 공급한 다음, 300 ~ 600℃ 온도의 LPCVD 챔버내에서 표면 반응을 진행하여 비정질 TaON 박막을 형성하는 것이 바람직하다.상기 제 2열처리 공정은 N2, N2 + O2, 또는 N2O 가스 분위기에서 800℃ 이하의 고온에서 RTP 처리 또는 700℃ 이하의 퍼너스 열처리를 수행하여 산소 공공, 카본, 하이드로겐을 제거함과 동시에 상기 비정질 TaON 박막을 결정화된 TaON 박막으로 형성하거나, 또는 인-시튜로 N2 + O2 또는 N2O 가스의 LPCVD 챔버내에서 플라즈마 처리하여 산소 공공, 카본 및 하이드로겐을 제거하고, 그런다음 N2 분위기에서 고온 열처리를 수행하여 결정화된 TaON 박막을 형성하는 것이 바람직하다.상기 상부 전극용 TiN막 증착은 TiCl4를 이용한 TiN막 증착 또는 TiCl4를 이용한 TiN막 및 PVD 방식의 TiN막 증착을 적층으로 구성하여 증착하며, 상기 TiCl4를 이용한 TiN막 증착 공정은 600℃ 이하의 온도에서 진행하는 것이 바람직하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 상세히 설명한다.
먼저, 공지의 방식에 의한 하부전극 모듈이 형성된 반도체 기판이 제공된다. 상기 하부 전극 모듈을 이용하여 반도체 소자의 캐패시터는 예컨데, 실린더, 컨케이브. 또는 스택형 구조의 여러가지 구조의 형태가 가능하다.
도 1a는 상기와 같은 구조 형성을 배제하고 단순한 평판상의 하부전극 모듈을 도시한 것이다. 상기 하부전극 모듈(10) 상부에 스탭 커버리지가 우수한 TiCl4를 이용한 하부전극용 TiN막(11)을 증착한다. 아울러, 상기 하부전극용 TiN막은 스퍼터링 방식이나, MOCVD(Metal Organic Chemical Vapor Deposition) 방식을 이용하여 TiN막을 증착할 수 있다. 또한, 상기 하부전극으로 TiN막 이외에 TaN, W, Ru막 등의 다른 금속막을 이용할 수 있다.
그런다음, 공지의 방식에 의하여 셀과 셀을 구분하기 위한 소자 분리 공정을 진행한 후, 상기 하부 전극용 TiN막(11)이 증착된 반도체 기판(도시되지 않음)을 열처리 공정을 진행하여 후속 유전막용 TaON 박막 증착전 세정 공정에서 발생하는 TiN막의 어텍을 방지한다. 열처리는 상기 반도체 기판이 챔버내에 로딩시 산소 농도를 조절할 수 있는 장비가 장착된 챔버내에서 N2 또는 NH3 가스 분위기 및 600℃ 이상의 공정 온도에서 진공 상태로 RTP 열처리를 진행한다. 또한, N2 퍼지 박스가 장착된 퍼니스 내에서 500℃ 이상의 온도에서 진공 열처리를 진행할 수 있다. 그리고나서, 상기 TiN막 상부에 형성된 자연 산화막 및 파티클의 제거를 위하여 세정 공정을 수행한다.
도 1b를 참조하면, 상기 하부 전극용 TiN막 상부에 유전막용 TaON 박막 증착후, 산소 분위기에서 저온 열처리 또는 고온 열처리가 진행 될때 발생하는 TiN막의 산화 방지 및 금속 산화막을 억제하기 위하여 TaON 박막 증착전 TiN막을 가공처리한다. 상기 TiN막 가공 처리 방법은 500℃ 이상의 온도 및 N2 또는 산소 분위기에서 RTP 열처리를 진행하거나, 450℃ 이하의 저온에서 짧은 시간 동안 산소 분위기 예컨데, O2, N2/O2, N2O, 또는 N2+N20 개스 분위기에서 상기 TiN막 표면을 강제적으로 얇게 산화시켜 TiOx 박막(12)을 형성함으로써, 후속의 공정에서 하부전극용 TiN막(11)의 산화를 방지한다.
다음으로, 도 1c를 참조하면, 상기 TiOx 박막(12) 상부에 유전막용 TaON 박막을 형성한다. 상기 TaON 박막의 형성방법은 전구체인 탄탈륨 에칠레이트 (Ta(OC2H5)5)와 같은 Ta 화합물을 MFC(Mass Flow Controller)와 같은 유량 조절기를 통하여 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 150 ~ 200℃의 온도에서 증발시켜 Ta 성분의 화학증기를 얻는다. 그런다음 상기 Ta 성분의 화학증기와 반응가스인 과잉 O2가스 또는 NH3가스를 10 ~ 1000sccm의 유량으로 각각 정량하여 공급한 다음, 300 ~ 600℃ 온도의 LPCVD 챔버내에서 표면 반응을 진행하여 비정질 TaON 박막(13)을 형성한다. 이외에도 Ta2O5 박막을 적용할 수 있다.
도 1d를 참조하면, 상기 비정질 TaON 박막(13)내 산소 공공, 카본, 또는 하이드로겐을 제거하기 위해 저온 열처리 또는 고온 열처리를 진행한다. 상기 고온 열처리는 N2, N2 + O2, 또는 N2O 가스 분위기에서 800℃ 이하의 고온에서 RTP 처리 또는 700℃ 이하의 퍼너스 열처리를 수행하여 산소 공공, 카본, 하이드로겐을 제거함과 동시에 비정질 TaON 박막을 결정화된 TaON 박막(13a)으로 형성함으로써 유전 상수를 증가시켜 충전 용량을 증가시킨다. 아울러, 상기 저온 열처리는 인-시튜로 N2 + O2 또는 N2O 가스의 LPCVD 챔버내에서 플라즈마 처리하여 산소 공공, 카본 및 하이드로겐을 제거하고, 그런다음 N2 분위기에서 고온 열처리를 수행하여 결정화된 TaON 박막(13a)을 형성한다.
도 1e를 참조하면, 상기 결정화된 TaON 박막(13a) 상부에 상부 전극용 TiN막(14)을 증착한다. 상기 상부 전극용 TiN막(14) 증착은 TiCl4를 이용한 TiN막 증착 또는 TiCl4를 이용한 TiN막 및 PVD 방식의 TiN막 증착을 적층으로 구성하여 증착할 수 있다. 이 때, TiCl4를 이용한 TiN막 증착(13a)은 바람직하게 600℃ 이하의 온도에서 증착한다. 그런다음, 상부 전극용 TiN막을 열처리하여 누설 전류를 방지하여 반도체 소자의 캐패시터를 형성한다.
이상에서 자세히 설명한 바와같이, 상기 유전막용 TaON 박막은 구조적으로 안정된 Ta-O-N 결합 구조를 갖고 있어 하부 전극과의 산화 반응성도 작아 종래의 N/O 또는 Ta2O5 박막의 캐패시터보다 등가 산화막 두께(Tox)를 더 낮출 수 있어 높은 충전 용량을 확보할 수 있다. 따라서, NO 또는 Ta2O5막보다 절연파괴전압이 높고, 누설 전류가 억제되는 전기적 특성의 효과가 있다.
또한, MIM구조, 즉 TiN막, TaON 박막, TiN막이 차례로 증착된 구조를 사용함으로써 저온 공정에서 높은 충전 용량과 누설 전류 특성을 확보할 수 있어 고직접 디바이스에서 금속막을 사용하는 비트 라인돠 워드 라인에 열적 스트레스를 주지않아 특성 열화를 방지한다. 또한, 스탭 커버리지가 우수한 TiCl4를 이용한 TiN막을 상,하부전극으로 사용함으로써 구조를 형성하기가 용이하다.
아울러, 생산성 측면에서 TaON박막에 대한 전, 후 열처리 공정을 TaON 박막 증착장비에서 인-시튜로 처리가 가능하기 때문에 새로운 장비 투자가 필요없어 생산성을 향상시키는 효과가 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (12)
- 하부 전극 모듈이 형성된 반도체 기판을 제공하는 단계;상기 하부전극 모듈을 포함한 기판 상에 하부 전극용 TiN막을 증착하는 단계;상기 셀과 셀을 구분하기 위해 소자 분리하는 단계;상기 결과물에 제 1열처리를 실시하여 하부 전극을 형성하는 단계;상기 하부 전극 표면에 가공처리를 실시하되, 상기 가공 처리는 500℃ 이상의 온도에서 N2 또는 산소 분위기에서 RTP 열처리 공정 및 450℃ 이하의 온도와 O2, N2/O2, N2O, 또는 N2+N20 가스 분위기에서 상기 하부 전극 표면을 강제 산화 공정 중 어느 하나를 진행하여 TiOx 박막을 형성하는 단계;상기 가공처리 완료된 하부 전극을 포함한 기판 상에 유전막용 비정질 TaON 박막을 형성 및 제 2열처리를 차례로 실시하는 단계;상기 유전막 상부에 상부 전극용 TiN막을 증착 및 제 3열처리를 차례로 실시하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극용 TiN막 증착 공정은 스퍼터링 방식 및 MOCVD(Metal Organic Chemical Vapor Deposition) 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극으로 TiN막 이외에 TaN, W, Ru막 등의 다른 금속막을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 제 1열처리 공정은 산소 농도를 조절할 수 있는 장비가 장착된 챔버 내에서 N2 또는 NH3 가스 분위기 및 600℃ 이상의 공정 온도에서 진공 상태로 RTP 열처리를 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 제 1열처리 공정은 N2 퍼지 박스가 장착된 퍼니스 내에서 500℃ 이상의 온도에서 진공 열처리를 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 삭제
- 제 1항에 있어서, 상기 TaON 박막 증착은, 전구체인 탄탈륨 에칠레이트 (Ta(OC2H5)5)와 같은 Ta 화합물을 MFC(Mass Flow Controller)와 같은 유량 조절기를 통하여 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 150 ~ 200℃의 온도에서 증발시켜 Ta 성분의 화학증기를 얻는것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 7항에 있어서, 상기 Ta 성분의 화학증기와 반응가스인 과잉 O2가스 또는 NH3가스를 10 ~ 1000sccm의 유량으로 각각 정량하여 공급한 다음, 300 ~ 600℃ 온도의 LPCVD 챔버내에서 표면 반응을 진행하여 비정질 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 제 2열처리 공정은 N2, N2 + O2, 또는 N2O 가스 분위기에서 800℃ 이하의 고온에서 RTP 처리 또는 700℃ 이하의 퍼너스 열처리를 수행하여 산소 공공, 카본, 하이드로겐을 제거함과 동시에 상기 비정질 TaON 박막을 결정화된 TaON 박막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 제 2열처리 공정은 인-시튜로 N2 + O2 또는 N2O 가스의 LPCVD 챔버내에서 플라즈마 처리하여 산소 공공, 카본 및 하이드로겐을 제거하고, 그런다음 N2 분위기에서 고온 열처리를 수행하여 결정화된 TaON 박막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 상부 전극용 TiN막 증착은 TiCl4를 이용한 TiN막 증착 또는 TiCl4를 이용한 TiN막 및 PVD 방식의 TiN막 증착을 적층으로 구성하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 11항에 있어서, 상기 TiCl4를 이용한 TiN막 증착 공정은 600℃ 이하의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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