JP3355236B2 - 半導体メモリ装置のキャパシタ製造方法 - Google Patents
半導体メモリ装置のキャパシタ製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置のキ
ャパシタ製造方法に関し、特にタンタル膜を酸化させて
高純度のタンタル酸化物薄膜を形成して誘電体を製造す
ることにより、高集積デバイスに適した大容量キャパシ
タの製造方法に関する。
ャパシタ製造方法に関し、特にタンタル膜を酸化させて
高純度のタンタル酸化物薄膜を形成して誘電体を製造す
ることにより、高集積デバイスに適した大容量キャパシ
タの製造方法に関する。
【０００２】
【従来の技術】一般に、６４メガビット以上のＤＲＡＭ
のような、高集積度半導体メモリデバイスのキャパシタ
用に開発されたタンタル酸化物（Ｔａ2Ｏ5）誘電体薄膜
は、ＣＶＤ(Chemical Vapor Deposition)法により形成
される。このようなＣＶＤ法には、ＬＰＣＶＤ(Low Pre
ssure Chemical Vapor Deposition)法や、ＰＥＣＶＤ(P
lasma Enhanced Chemical Vapor Deposition)法が含ま
れる。
のような、高集積度半導体メモリデバイスのキャパシタ
用に開発されたタンタル酸化物（Ｔａ2Ｏ5）誘電体薄膜
は、ＣＶＤ(Chemical Vapor Deposition)法により形成
される。このようなＣＶＤ法には、ＬＰＣＶＤ(Low Pre
ssure Chemical Vapor Deposition)法や、ＰＥＣＶＤ(P
lasma Enhanced Chemical Vapor Deposition)法が含ま
れる。
【０００３】ＬＰＣＶＤ法では、反応ガスとしてＴａ
（ＯＣ2Ｈ5)5とＯ2（酸素）を用いる。この場合、先ず
Ｏ2を反応炉内に流入させて炉内の圧力を安定化させた
後、Ａｒ（アルゴン）をキャリアガスに用いてＴａ（Ｏ
Ｃ2Ｈ5）5を反応炉内に流入させると、ウエファ表面に
Ｔａ2Ｏ5の層が形成される。Ｔａ（ＯＣ2Ｈ5)5は１７０
℃にて熱分解され、反応炉の圧力及び温度は、それぞれ
約０．５ Ｔｏｒｒ及び３００〜４７０℃に保たれる。
（ＯＣ2Ｈ5)5とＯ2（酸素）を用いる。この場合、先ず
Ｏ2を反応炉内に流入させて炉内の圧力を安定化させた
後、Ａｒ（アルゴン）をキャリアガスに用いてＴａ（Ｏ
Ｃ2Ｈ5）5を反応炉内に流入させると、ウエファ表面に
Ｔａ2Ｏ5の層が形成される。Ｔａ（ＯＣ2Ｈ5)5は１７０
℃にて熱分解され、反応炉の圧力及び温度は、それぞれ
約０．５ Ｔｏｒｒ及び３００〜４７０℃に保たれる。
【０００４】一方、ＰＥＣＶＤ法では、反応ガスとして
ＴａＣｌ5ベースの無機タンタル（Ｔａ）と、Ｎ2Ｏガス
を用いる。固体のＴａＣｌ5は、１２０℃で気化した後
反応炉に流入される。ＴａＣｌ5ガスとＮ2Ｏガスとを同
時に炉内に流入させ、圧力が安定したところでアーク放
電を発生させると、ガスの反応が生じ、ウエファ表面に
Ｔａが形成される。このとき、０．５Ｗ／ｃｍ2程度の
ＲＦ パワーにおいてエッチング レートは最小化され、
漏洩電流が著しく小さくなる。
ＴａＣｌ5ベースの無機タンタル（Ｔａ）と、Ｎ2Ｏガス
を用いる。固体のＴａＣｌ5は、１２０℃で気化した後
反応炉に流入される。ＴａＣｌ5ガスとＮ2Ｏガスとを同
時に炉内に流入させ、圧力が安定したところでアーク放
電を発生させると、ガスの反応が生じ、ウエファ表面に
Ｔａが形成される。このとき、０．５Ｗ／ｃｍ2程度の
ＲＦ パワーにおいてエッチング レートは最小化され、
漏洩電流が著しく小さくなる。
【０００５】従って、ＰＥＣＶＤ法では、ＬＰＣＶＤ法
に比べ、低炭素含有率、高密度が得られる。また、反応
炉内の圧力及び温度は、それぞれ、約０．８ Ｔｏｒｒ
及び約４５０℃に維持される。
に比べ、低炭素含有率、高密度が得られる。また、反応
炉内の圧力及び温度は、それぞれ、約０．８ Ｔｏｒｒ
及び約４５０℃に維持される。
【０００６】図４は、ＬＰＣＶＤ法及びＰＥＣＶＤ法に
より半導体メモリ装置のキャパシタを製造する従来の方
法を示す部分断面図である。
より半導体メモリ装置のキャパシタを製造する従来の方
法を示す部分断面図である。
【０００７】図４（Ａ）に図示したように、半導体基板
１の上に、ドープされた多結晶シリコン膜から成るキャ
パシタのストレージ電極２を形成する。
１の上に、ドープされた多結晶シリコン膜から成るキャ
パシタのストレージ電極２を形成する。
【０００８】その後、図４（Ｂ）に図示したように、上
記ストレージ電極２の上に、ＬＰＣＶＤ法またはＰＥＣ
ＶＤ法により、タンタル酸化膜３を形成する。
記ストレージ電極２の上に、ＬＰＣＶＤ法またはＰＥＣ
ＶＤ法により、タンタル酸化膜３を形成する。
【０００９】その後、図４（Ｃ）に図示したように、上
記タンタル酸化膜３の上に、更にプレート電極４とし
て、ドープされた多結晶シリコン膜を形成して、半導体
メモリ装置のキャパシタ製造工程を完了する。
記タンタル酸化膜３の上に、更にプレート電極４とし
て、ドープされた多結晶シリコン膜を形成して、半導体
メモリ装置のキャパシタ製造工程を完了する。
【００１０】なお、ＬＰＣＶＤ法の場合には、アニーリ
ング（Annealing）を実施して膜内部の炭素含有率を最
小化させる工程が追加される。
ング（Annealing）を実施して膜内部の炭素含有率を最
小化させる工程が追加される。
【００１１】図５（Ａ）は、ＬＰＣＶＤ法により、タン
タル酸化膜を持つキャパシタを製造する従来の方法を示
す部分断面図である。
タル酸化膜を持つキャパシタを製造する従来の方法を示
す部分断面図である。
【００１２】半導体基板１、及び、前もって形成された
ゲート絶縁膜５の上に、ドープされた多結晶シリコンか
ら成るキャパシタのストレージ電極２を形成した後、Ｌ
ＰＣＶＤ法により、タンタル酸化膜３を上記キャパシタ
のストレージ電極２の上に蒸着し、上記タンタル酸化膜
３の上に、プレート電極４用のドープされた多結晶シリ
コン膜を形成して、キャパシタを製造する。
ゲート絶縁膜５の上に、ドープされた多結晶シリコンか
ら成るキャパシタのストレージ電極２を形成した後、Ｌ
ＰＣＶＤ法により、タンタル酸化膜３を上記キャパシタ
のストレージ電極２の上に蒸着し、上記タンタル酸化膜
３の上に、プレート電極４用のドープされた多結晶シリ
コン膜を形成して、キャパシタを製造する。
【００１３】図５（Ｂ）は、ＰＥＣＶＤ法により、タン
タル酸化膜を持つキャパシタを製造する従来の方法を示
す部分断面図である。
タル酸化膜を持つキャパシタを製造する従来の方法を示
す部分断面図である。
【００１４】半導体基板１、及び、前もって形成された
ゲート絶縁膜５の上に、ドープされた多結晶シリコンか
ら成るキャパシタのストレージ電極２を形成した後、Ｐ
ＥＣＶＤ法により、タンタル酸化膜３を上記キャパシタ
スのトレージ電極２の上に蒸着し、上記タンタル酸化膜
３の上に、プレート電極４用のドープされた多結晶シリ
コン膜を形成して、キャパシタを製造する。
ゲート絶縁膜５の上に、ドープされた多結晶シリコンか
ら成るキャパシタのストレージ電極２を形成した後、Ｐ
ＥＣＶＤ法により、タンタル酸化膜３を上記キャパシタ
スのトレージ電極２の上に蒸着し、上記タンタル酸化膜
３の上に、プレート電極４用のドープされた多結晶シリ
コン膜を形成して、キャパシタを製造する。
【００１５】ＰＥＣＶＤ法によってタンタル酸化膜３を
形成する場合には、シリコン酸化膜９が、タンタル酸化
膜３の下に自然に形成される。また、ＬＰＣＶＤ法の場
合には、このシリコン酸化膜は、アニーリング工程間に
作られる。
形成する場合には、シリコン酸化膜９が、タンタル酸化
膜３の下に自然に形成される。また、ＬＰＣＶＤ法の場
合には、このシリコン酸化膜は、アニーリング工程間に
作られる。
【００１６】図６は、従来の方法によって完成された半
導体装置のメモリセルの構造を示す断面図である。ここ
に、１は半導体基板、２はストレージ電極、３はタンタ
ル酸化膜、４はプレート電極、５はゲート絶縁膜、７は
ゲート電極である。メモリセル完成時には、上記タンタ
ル酸化膜３の下に形成された上記シリコン酸化膜９は、
上記タンタル酸化膜３に吸収される。
導体装置のメモリセルの構造を示す断面図である。ここ
に、１は半導体基板、２はストレージ電極、３はタンタ
ル酸化膜、４はプレート電極、５はゲート絶縁膜、７は
ゲート電極である。メモリセル完成時には、上記タンタ
ル酸化膜３の下に形成された上記シリコン酸化膜９は、
上記タンタル酸化膜３に吸収される。
【００１７】
【発明が解決しようとする課題】このように、従来の半
導体メモリ装置のキャパシタ製造方法においては、ＬＰ
ＣＶＤ法を使用してタンタル酸化薄膜を形成する際に
は、有機タンタル化合物を使用するので、炭素含有率が
高くなり、その結果、望ましくない漏洩電流が増加する
という問題がある。また、ＰＥＣＶＤ法を使用する場合
には、タンタル酸化薄膜を形成する際に汚染が発生しが
ちである。更に、タンタル酸化膜とキャパシタストレー
ジ電極の間に自然にシリコン酸化膜（ＳｉＯ2）が形成
されるので、キャパシタ全体の厚さが増加するという問
題ある。
導体メモリ装置のキャパシタ製造方法においては、ＬＰ
ＣＶＤ法を使用してタンタル酸化薄膜を形成する際に
は、有機タンタル化合物を使用するので、炭素含有率が
高くなり、その結果、望ましくない漏洩電流が増加する
という問題がある。また、ＰＥＣＶＤ法を使用する場合
には、タンタル酸化薄膜を形成する際に汚染が発生しが
ちである。更に、タンタル酸化膜とキャパシタストレー
ジ電極の間に自然にシリコン酸化膜（ＳｉＯ2）が形成
されるので、キャパシタ全体の厚さが増加するという問
題ある。
【００１８】本発明の目的は、高純度のタンタル酸化薄
膜を形成することによって、漏洩電流を最小化すること
が出来、汚染を極小化し、タンタル酸化膜とキャパシタ
ストレージ電極の間にシリコン酸化膜（ＳｉＯ2）が自
然に形成されることがなく、従って、キャパシタ全体の
厚さが増加することがない半導体メモリ装置のキャパシ
タ製造方法を提供することにある。
膜を形成することによって、漏洩電流を最小化すること
が出来、汚染を極小化し、タンタル酸化膜とキャパシタ
ストレージ電極の間にシリコン酸化膜（ＳｉＯ2）が自
然に形成されることがなく、従って、キャパシタ全体の
厚さが増加することがない半導体メモリ装置のキャパシ
タ製造方法を提供することにある。
【００１９】
【００２０】
【００２１】
【課題を解決するための手段】上記目的を達成するため
に 、本発明の半導体メモリ装置のキャパシタ製造方法
は、半導体基板にドープされた多結晶シリコン膜を蒸着
してストレージ電極を形成する工程と、上記多結晶シリ
コン膜を酸化してシリコン酸化膜を形成する工程と、上
記シリコン酸化膜の上に、タンタル膜及びタンタルケイ
化膜を所定の厚さを持つように順次に蒸着する工程と、
上記タンタル膜及びタンタルケイ化膜に、酸化工程を施
してシリコン酸化膜−タンタル酸化膜−シリコン酸化膜
構造を形成する工程と、上記シリコン酸化膜−タンタル
酸化膜−シリコン酸化膜構造の上に、多結晶シリコン膜
等を蒸着してプレート電極を形成する工程、とを含んで
成ることを特徴とする。
に 、本発明の半導体メモリ装置のキャパシタ製造方法
は、半導体基板にドープされた多結晶シリコン膜を蒸着
してストレージ電極を形成する工程と、上記多結晶シリ
コン膜を酸化してシリコン酸化膜を形成する工程と、上
記シリコン酸化膜の上に、タンタル膜及びタンタルケイ
化膜を所定の厚さを持つように順次に蒸着する工程と、
上記タンタル膜及びタンタルケイ化膜に、酸化工程を施
してシリコン酸化膜−タンタル酸化膜−シリコン酸化膜
構造を形成する工程と、上記シリコン酸化膜−タンタル
酸化膜−シリコン酸化膜構造の上に、多結晶シリコン膜
等を蒸着してプレート電極を形成する工程、とを含んで
成ることを特徴とする。
【００２２】
【作用】本発明の半導体メモリ装置のキャパシタ製造方
法においては、高純度のタンタル膜を形成した後に酸化
するので、高純度の薄膜形成が可能であり、従って、漏
洩電流を最小化することが出来、かつ、固体ソースのＴ
ａＣｌ５を使用しないので、汚染を極小化することがで
きる。
法においては、高純度のタンタル膜を形成した後に酸化
するので、高純度の薄膜形成が可能であり、従って、漏
洩電流を最小化することが出来、かつ、固体ソースのＴ
ａＣｌ５を使用しないので、汚染を極小化することがで
きる。
【００２３】
【実施例】本発明の実施例である半導体メモリ装置のキ
ャパシタ製造方法を、添付図面を参照して説明する。
ャパシタ製造方法を、添付図面を参照して説明する。
【００２４】図１は、本発明の第１参考例である半導体
メモリ装置のキャパシタ製造工程断面図である。
メモリ装置のキャパシタ製造工程断面図である。
【００２５】先ず、図１（Ａ）に示すように、半導体基
板１１上にドープされた多結晶シリコン膜１２を蒸着し
てストレージ電極を形成する。
板１１上にドープされた多結晶シリコン膜１２を蒸着し
てストレージ電極を形成する。
【００２６】次に、図１（Ｂ）に示すように、上記多結
晶シリコン膜１２を酸化して、シリコン酸化膜１３を形
成する。
晶シリコン膜１２を酸化して、シリコン酸化膜１３を形
成する。
【００２７】次に、図１（Ｃ）に示すように、上記シリ
コン酸化膜１３の上にタンタル膜１４をスパッタリング
又はＣＶＤ法により蒸着後、熱拡散炉で酸素雰囲気で上
記タンタル膜１４を酸化する。なお、ここで、図１
（Ｄ）に示すように、上記タンタル膜１４は酸化されて
高密度化されたタンタル酸化膜１５が形成される。
コン酸化膜１３の上にタンタル膜１４をスパッタリング
又はＣＶＤ法により蒸着後、熱拡散炉で酸素雰囲気で上
記タンタル膜１４を酸化する。なお、ここで、図１
（Ｄ）に示すように、上記タンタル膜１４は酸化されて
高密度化されたタンタル酸化膜１５が形成される。
【００２８】次に、図１（Ｅ）に示すように、上記タン
タル酸化膜１５上に多結晶シリコン又は金属膜又はケイ
化物を蒸着してプレート電極１６を形成する。このと
き、上記プレート電極１６を、ドープされた多結晶シリ
コン、ケイ化物（ＷＳｉx、ＴｉＳｉx、ＴａＳｉx）、
ＴｉＮ等で形成することにより、キャパシタの所望のＩ
−Ｖ特性を決定することができる。
タル酸化膜１５上に多結晶シリコン又は金属膜又はケイ
化物を蒸着してプレート電極１６を形成する。このと
き、上記プレート電極１６を、ドープされた多結晶シリ
コン、ケイ化物（ＷＳｉx、ＴｉＳｉx、ＴａＳｉx）、
ＴｉＮ等で形成することにより、キャパシタの所望のＩ
−Ｖ特性を決定することができる。
【００２９】図２は、本発明の第２参考例である半導体
メモリ装置のキャパシタ製造工程断面図である。
メモリ装置のキャパシタ製造工程断面図である。
【００３０】先ず図２（ａ）に示すように、半導体基板
２１上にドープされた多結晶シリコン膜２２を蒸着して
ストレージ電極を形成する。
２１上にドープされた多結晶シリコン膜２２を蒸着して
ストレージ電極を形成する。
【００３１】次に、図２（ｂ）に示すように、上記多結
晶シリコン膜２２上にタンタルケイ化膜２７をスパッタ
リング法で蒸着する。
晶シリコン膜２２上にタンタルケイ化膜２７をスパッタ
リング法で蒸着する。
【００３２】次に、図２（ｃ）に示すように、上記タン
タルケイ化膜２７を酸化してタンタル酸化膜２５を形成
することにより、シリコン酸化膜２３−タンタル酸化膜
２５−シリコン酸化膜２８（ＳｉＯ2−Ｔａ2Ｏ5−Ｓｉ
Ｏ2）の構造を形成する。
タルケイ化膜２７を酸化してタンタル酸化膜２５を形成
することにより、シリコン酸化膜２３−タンタル酸化膜
２５−シリコン酸化膜２８（ＳｉＯ2−Ｔａ2Ｏ5−Ｓｉ
Ｏ2）の構造を形成する。
【００３３】次に、図２（ｄ）に示すように、上記シリ
コン酸化膜２８上に多結晶シリコン又は金属膜又はケイ
化物を蒸着し、プレート電極２６を形成して、キャパシ
タ製造工程を完了する。
コン酸化膜２８上に多結晶シリコン又は金属膜又はケイ
化物を蒸着し、プレート電極２６を形成して、キャパシ
タ製造工程を完了する。
【００３４】図１の（Ｃ）（Ｄ）及び図２の（ｂ）
（ｃ）の工程において、上記タンタル膜１４（Ｔａ）及
び上記タンタルケイ化膜２７（ＴａＳｉx：ｘ＝１．０
〜５．０）を、在来のスパッタリング法により、ＲＦ
パワー２〜６ｋＷ、アルゴン圧力数ｍＴｏｒｒにて蒸着
させた後、熱拡散炉を用いて８００〜１０００℃の温度
でアニーリングする。アニールされた上記タンタル膜１
４（Ｔａ）及び上記タンタルケイ化膜２７を、酸素雰囲
気中で、５〜６０分間酸化し、上記タンタル酸化膜１５
及び上記タンタル酸化膜２５を形成する。
（ｃ）の工程において、上記タンタル膜１４（Ｔａ）及
び上記タンタルケイ化膜２７（ＴａＳｉx：ｘ＝１．０
〜５．０）を、在来のスパッタリング法により、ＲＦ
パワー２〜６ｋＷ、アルゴン圧力数ｍＴｏｒｒにて蒸着
させた後、熱拡散炉を用いて８００〜１０００℃の温度
でアニーリングする。アニールされた上記タンタル膜１
４（Ｔａ）及び上記タンタルケイ化膜２７を、酸素雰囲
気中で、５〜６０分間酸化し、上記タンタル酸化膜１５
及び上記タンタル酸化膜２５を形成する。
【００３５】図３は、本発明の実施例である半導体メモ
リ装置のキャパシタ製造工程断面図である。
リ装置のキャパシタ製造工程断面図である。
【００３６】本実施例は、図２に示す上記第２参考例に
おいては、タンタルケイ化膜２７を形成する過程でシリ
コンが析出されるという問題が発生しうるので、この問
題を解消するためのものである。
おいては、タンタルケイ化膜２７を形成する過程でシリ
コンが析出されるという問題が発生しうるので、この問
題を解消するためのものである。
【００３７】先ず、図３（Ａ）に示すように、半導体基
板３１上にドープされた多結晶シリコン膜３２を蒸着す
る。
板３１上にドープされた多結晶シリコン膜３２を蒸着す
る。
【００３８】次に、図３（Ｂ）に示すように、上記多結
晶シリコン膜３２を酸化し、シリコン酸化膜３３を３０
〜５０Åの厚さに形成する。
晶シリコン膜３２を酸化し、シリコン酸化膜３３を３０
〜５０Åの厚さに形成する。
【００３９】次に、図３（Ｃ）に示すように、上記シリ
コン酸化膜３３上に、タンタル膜３４及びタンタルケイ
化膜３５を各々１００〜２００Åの厚さを持つように順
次形成した後、熱拡散炉を用いて、８００〜１０００℃
の温度でアニーリングする。
コン酸化膜３３上に、タンタル膜３４及びタンタルケイ
化膜３５を各々１００〜２００Åの厚さを持つように順
次形成した後、熱拡散炉を用いて、８００〜１０００℃
の温度でアニーリングする。
【００４０】次に、図３（Ｄ）に示すように、上記シリ
コン酸化膜３３上に形成された上記アニーリングされた
タンタル膜３４及びタンタルケイ化膜３５を、流量１０
〜２０ ｌ／ｍｉｎの酸素雰囲気で、５〜６０分間酸化
し、シリコン酸化膜３３−タンタル酸化膜３６−シリコ
ン酸化膜３７（ＳｉＯ2−Ｔａ2Ｏ5−ＳｉＯ2）の構造を
得る。
コン酸化膜３３上に形成された上記アニーリングされた
タンタル膜３４及びタンタルケイ化膜３５を、流量１０
〜２０ ｌ／ｍｉｎの酸素雰囲気で、５〜６０分間酸化
し、シリコン酸化膜３３−タンタル酸化膜３６−シリコ
ン酸化膜３７（ＳｉＯ2−Ｔａ2Ｏ5−ＳｉＯ2）の構造を
得る。
【００４１】次に、図３（Ｅ）に示すように、ドープさ
れた多結晶シリコン、ケイ化物、ＴｉＮ等のいずれかを
用いてプレート電極３８を形成することにより、キャパ
シタ製造工程を完了する。
れた多結晶シリコン、ケイ化物、ＴｉＮ等のいずれかを
用いてプレート電極３８を形成することにより、キャパ
シタ製造工程を完了する。
【００４２】以上、本発明を実施例に基づき説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変更可能である
ことはいうまでもない。
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変更可能である
ことはいうまでもない。
【００４３】
【発明の効果】以上詳述した如く、本発明においては、
高純度のタンタル膜を形成した後に酸化するので、従来
のＬＰＣＶＤ法に比べて高純度の薄膜を得ることが可能
である。特に、炭素（Ｃ）による汚染の可能性が減少す
るので、漏洩電流を最少化させることが出来る。更に、
従来のＰＥＣＶＤ法において用いられている固体ソース
（SOURCE）のＴａＣｌ５を本発明においては使用しない
ので、タンタルの特性を劣化させるＴａＣｌ５による汚
染を極度に減少させることができる。
高純度のタンタル膜を形成した後に酸化するので、従来
のＬＰＣＶＤ法に比べて高純度の薄膜を得ることが可能
である。特に、炭素（Ｃ）による汚染の可能性が減少す
るので、漏洩電流を最少化させることが出来る。更に、
従来のＰＥＣＶＤ法において用いられている固体ソース
（SOURCE）のＴａＣｌ５を本発明においては使用しない
ので、タンタルの特性を劣化させるＴａＣｌ５による汚
染を極度に減少させることができる。
【００４４】更に、既存のスパッタリング装置（SPUTTE
R SYSTEM）及び電気炉を活用することができるので、半
導体メモリ装置製造装置の開発コストの抑制が可能であ
り、工程を単純化させることができるという効果があ
る。
R SYSTEM）及び電気炉を活用することができるので、半
導体メモリ装置製造装置の開発コストの抑制が可能であ
り、工程を単純化させることができるという効果があ
る。
【図１】本発明の第１参考例である半導体メモリ装置の
キャパシタ製造工程断面図である。
キャパシタ製造工程断面図である。
【図２】本発明の第２参考例である半導体メモリ装置の
キャパシタ製造工程断面図である。
キャパシタ製造工程断面図である。
【図３】本発明の実施例である半導体メモリ装置のキャ
パシタ製造工程断面図である。
パシタ製造工程断面図である。
【図４】従来の半導体メモリ装置のキャパシタ製造工程
部分断面図である。
部分断面図である。
【図５】従来の方法によって形成されるタンタル酸化膜
を有するキャパシタの構造を例示する図である。
を有するキャパシタの構造を例示する図である。
【図６】従来の方法によって完成された半導体メモリセ
ルの構造を示す断面図である。
ルの構造を示す断面図である。
１１、２１、３１…半導体基板 １２、２２、３２…多結晶シリコン膜 １３、２３、２８、３３、３７…シリコン酸化膜 １４、３４…タンタル膜 １５、２５、３６…タンタル酸化膜 １６、２６、３８…プレート電極 ２７、３５…タンタルケイ化膜 １…半導体基板、２…ストレージ電極、３…タンタル酸
化膜、 ４…プレート電極、５…ゲート絶縁膜、７…ゲート電
極、 ９…シリコン酸化膜
化膜、 ４…プレート電極、５…ゲート絶縁膜、７…ゲート電
極、 ９…シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (72)発明者 セウング−ヒー リー 大韓民国 チュングチェオンブグ−ド チェオンジュ−シ ボングミエウング− ドン 497−１ 26／５ (56)参考文献 特開 昭60−160155（ＪＰ，Ａ) 特開 平１−154547（ＪＰ，Ａ) 特開 昭58−220457（ＪＰ，Ａ) 特開 昭60−173868（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8242 H01L 21/314 H01L 27/04 H01L 27/108
Claims (2)
- 【請求項１】半導体メモリ装置のキャパシタ製造方法に
おいて、 半導体基板にドープされた多結晶シリコン膜を形成して
ストレージ電極を形成する工程と、 上記多結晶シリコン膜を酸化してシリコン酸化膜を形成
する工程と、 上記シリコン酸化膜の上に、タンタル膜及びタンタルケ
イ化膜を所定の厚さに順次形成する工程と、 上記タンタル膜及びタンタルケイ化膜を酸化して、シリ
コン酸化膜−タンタル酸化膜−シリコン酸化膜の構造を
形成する工程と、 上記シリコン酸化膜−タンタル酸化膜−シリコン酸化膜
の上に、多結晶シリコン膜を蒸着してプレート電極を形
成する工程、 から成る半導体メモリ装置のキャパシタ製造方法。 - 【請求項２】請求項１において、上記タンタル膜及びタ
ンタルケイ化膜は各々１００〜２００Å厚さに蒸着する
ことを特徴とする半導体メモリ装置のキャパシタ製造方
法。
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| US6548854B1 (en) | 1997-12-22 | 2003-04-15 | Agere Systems Inc. | Compound, high-K, gate and capacitor insulator layer |
| US6180481B1 (en) * | 1998-01-09 | 2001-01-30 | Micron Technology, Inc. | Barrier layer fabrication methods |
| US6004850A (en) * | 1998-02-23 | 1999-12-21 | Motorola Inc. | Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation |
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| US6413860B1 (en) | 1999-04-27 | 2002-07-02 | Tokyo Electron Limited | PECVD of Ta films from tanatalum halide precursors |
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| GB2358284B (en) * | 1999-07-02 | 2004-07-14 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
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| US20030042614A1 (en) * | 2001-08-30 | 2003-03-06 | Ammar Deraa | Metal silicide adhesion layer for contact structures |
| US6816355B2 (en) * | 2001-09-13 | 2004-11-09 | Seiko Epson Corporation | Capacitor, semiconductor device, electro-optic device, method of manufacturing capacitor, method of manufacturing semiconductor device, and electronic apparatus |
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| JPS60132353A (ja) * | 1983-12-20 | 1985-07-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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- 1992-11-07 KR KR1019920020848A patent/KR960005681B1/ko not_active IP Right Cessation
-
1993
- 1993-10-29 TW TW082109055A patent/TW345752B/zh active
- 1993-11-05 JP JP27667993A patent/JP3355236B2/ja not_active Expired - Fee Related
- 1993-11-05 US US08/147,634 patent/US5444006A/en not_active Expired - Lifetime
- 1993-11-05 DE DE4337889A patent/DE4337889B4/de not_active Expired - Fee Related
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