JP2006303404A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2006303404A JP2006303404A JP2005189894A JP2005189894A JP2006303404A JP 2006303404 A JP2006303404 A JP 2006303404A JP 2005189894 A JP2005189894 A JP 2005189894A JP 2005189894 A JP2005189894 A JP 2005189894A JP 2006303404 A JP2006303404 A JP 2006303404A
- Authority
- JP
- Japan
- Prior art keywords
- film
- manufacturing
- semiconductor device
- lpcvd
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 53
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 45
- 239000010937 tungsten Substances 0.000 claims abstract description 45
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000007789 gas Substances 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 230000003647 oxidation Effects 0.000 claims description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000010926 purge Methods 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 229910001882 dioxygen Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000005086 pumping Methods 0.000 claims description 5
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 11
- 239000000460 chlorine Substances 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、前記金属膜の酸化を誘発させないLPCVD法によって全表面上にLPCVD酸化膜を形成する段階とを含む。
【選択図】図1
【解決手段】半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、前記金属膜の酸化を誘発させないLPCVD法によって全表面上にLPCVD酸化膜を形成する段階とを含む。
【選択図】図1
Description
本発明は、半導体素子の製造方法に係り、特に、素子の物理的な特性および電気的特性を向上させることが可能な半導体素子の製造方法に関する。
半導体素子の集積度が高くなり、回路線幅が小さくなるにつれて、素子のスピードを向上させるためにはゲートを低抵抗の物質で形成しなければならない。
現在、ゲート物質として最も広く用いられているものがタングステン(W)である。タングステン(W)は、既存のタングステンシリサイド(WSix)よりゲートの抵抗を減らすことができるという利点があるが、いろいろの問題点も持つ。
その中でも最も大きい問題点は、以後の熱工程および酸化物質含有の熱処理工程または蒸着工程の際に異常酸化が発生し易いことである。
特に、ゲートを形成した後、バッファまたはサイドウォールなどの役割をする絶縁膜を形成しなければならないが、一般的なLPCVD(Low Pressure Chemical Vapor Deposition)方式による酸化膜は、タングステンの異常酸化なしで蒸着することが不可能である。
このようなタングステン異常酸化問題を防止するために現在使用している技術としては、LPCVD方式を用いてLPCVD窒化膜を蒸着する方法や、ALD(Atomic Layer Deposition)方式を用いて低温でALD酸化膜を蒸着する方法などがある。
このような技術は、タングステンの酸化を誘発させないため、物理的には問題なく具現可能であるが、LPCVD窒化膜の場合には膜質に含有されている水素または応力の影響により素子の電気的特性が劣化するという問題があり、ALD酸化膜の場合にはALD酸化膜の形成の際に用いられる触媒およびソースガスに含有された炭素と塩素による影響により素子の電気的特性が劣化するという問題がある。
このため、物理的にはタングステンの異常酸化を防止することができ、電気的には素子の特性を劣化させない代替物質が必要な状況である。
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明は、(a)半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、(b)前記金属膜の酸化を誘発させないLPCVD法によって全表面上にLPCVD酸化膜を形成する段階とを含むことを特徴とする、半導体素子の製造方法を提供する。
前記ゲートを金属膜の単一膜で形成することが好ましい。
前記金属膜はタングステン膜であることが好ましい。
前記ゲートをポリシリコン膜と金属膜の積層膜で形成することが好ましい。
前記ポリシリコン膜と前記金属膜との間に、前記ポリシリコン膜と金属膜間のシリサイド反応を抑制させるためのシリサイド防止膜をさらに形成することが好ましい。
前記シリサイド防止膜は、WNx、TiN、WSixのいずれか一つからなることが好ましい。
前記(a)段階の後、(b)段階を行う前に、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程で選択酸化膜を形成する段階をさらに含むことが好ましい。
前記選択酸化工程は、H2雰囲気中でH2とH2Oの割合を調整して行うことが好ましい。
前記選択酸化工程は、プラズマ方式を用いて行うことが好ましい。
前記選択酸化工程は600〜1000℃の温度で行うことが好ましい。
前記(a)段階の後、(b)段階を行う前に、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことが好ましい。
前記(b)段階の後、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させて選択酸化膜を形成する段階をさらに含むことが好ましい。
前記選択酸化工程は、H2雰囲気中でH2とH2Oの割合を調整して行うことが好ましい。
前記選択酸化工程は、プラズマ方式によって行うことが好ましい。
前記選択酸化工程は600〜1000℃の温度で行うことが好ましい。
前記(b)段階の後、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことが好ましい。
前記(b)段階は、前記(a)段階の工程が完了した半導体基板を、酸素ガスが除去されたLPCVD装置内にローディングする段階と、前記LPCVD装置の温度を酸化膜の蒸着のための温度で安定化させる段階と、酸素ソースガスとシリコンソースガスをフローさせて前記LPCVD酸化膜を形成する段階とを含んでなることが好ましい。
前記半導体基板のローディングは、前記金属膜の酸化が発生しない25〜400℃の温度範囲で行うことが好ましい。
前記酸化膜の蒸着のための温度は600〜1000℃であることが好ましい。
前記LPCVD装置内の酸素ガスは、窒素ガスをパージおよびポンピングして除去することが好ましい。
前記窒素ガスのパージおよびポンピングは、N2パージボックス(purge box)またはロードロック(load lock)装置を用いて行うことが好ましい。
前記酸素ソースガスをまずフローさせた後、前記シリコンソースガスをフローさせることが好ましい。
前記酸素ソースガスと前記シリコンソースガスを同時にフローさせることが好ましい。
前記酸素ソースガスはN2Oであり、前記シリコンソースガスはMS(SiH4)、DCS(SiH2Cl2)であることが好ましい。
前記LPCVD酸化膜の形成時の圧力は、1mTorr〜10Torrに設定することが好ましい。
本発明によれば、ゲートの側面に絶縁膜を形成する際に金属膜の酸化を誘発させないLPCVD法を形成することにより、物理的には金属膜の酸化を予防することができ、電気的な素子特性の劣化を防止することができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図1は本発明の第1実施例に係る半導体素子の製造工程断面図である。図面において、同一の参照符号はお互い同一の機能をする同一の構成要素を示す。
まず、図1(a)に示すように、半導体基板10上にゲート誘電膜11とポリシリコン膜12を形成し、前記ポリシリコン膜12上に金属膜、例えばタングステン膜13を形成する。
前記ポリシリコン膜12とタングステン膜13はゲート電極物質であって、前記ポリシリコン膜12を形成せず、タングステン膜13のみでゲート電極を構成しても構わない。また、前記ポリシリコン膜12とタングステン膜13との反応によるタングステンシリサイド(WSix)の形成を防止するためには、前記ポリシリコン膜12とタングステン膜13との界面にシリサイド防止膜、例えばWNx、TiN、WSixなどを追加することが良い。
その後、前記タングステン膜13上にハードマスク膜14を形成する。
図1(b)に示すように、フォトおよびエッチング工程で前記ハードマスク膜14をパターニングし、パターニングされたハードマスク膜14を用いて前記タングステン膜13とポリシリコン膜12とゲート誘電膜11をエッチングしてゲート15を形成する。
その後、図1(c)に示すように、前記タングステン膜13の酸化を発生させないLPCVD方式により、前記ゲート15を含んだ半導体基板10の全表面上にLPCVD酸化膜16を形成する。
前記LPCVD酸化膜16の形成は、バッチタイプのLPCVD装備または枚葉式LPCVD装備を用いて行うことができる。各装備によるLPCVD酸化膜16の製造方法は次のとおりである。
まず、バッチタイプの装備を使用する場合には、バッチタイプ装備の炉内にタングステンの酸化が発生しない温度範囲、すなわち25〜400℃の低温で窒素系のガスをフローさせて炉内の酸素ガスを除去する。前記窒素系のガスをフローさせるために、N2ファージボックスとロードロック装置を用いる。
すなわち、LPCVD装置内の酸素ガスは、窒素ガスをパージおよびポンピングして除去する。窒素ガスのパージおよびポンピングは、N2パージボックスとロードロック装置を用いる。
そして、前記炉内に前記ゲート15が形成された半導体基板10をローディングさせる。
ローディングが完了すると、炉内の温度を酸化膜の蒸着のための温度600〜1000℃に上昇させ、1mTorr〜10Torrの低圧状態で酸素ソースガスのN2OとシリコンソースガスのMS(SiH4)、DCS(SiH2Cl2)をフローさせ、前記タングステン膜13の異常酸化を発生させないLPCVD酸化膜16を形成する。
前記ソースガスをフローさせる方法としては、酸素ソースガスのN2Oをまずフローさせた後、シリコンソースガスのMS(SiH4)、DCS(SiH2Cl2)をフローさせる方法、前記N2OとMS(SiH4)、DCS(SiH2Cl2)を同時にフローさせる方法のいずれも可能である。
一方、枚葉式装備を使用する場合には、ロードロック装置を用いて多数の半導体基板10がロードされるカセットローディング部内の酸素ガスを除去し、パージ用ガスを用いて、前記カセットローディング部からチャンバに移動するために通過しなければならないトランスファ部内の酸素ガスを除去し、窒素系のガスをフローさせて、チャンバ内に存在する酸素ガスを除去する。
枚葉式装備を使用する場合には、バッチタイプの装備を使用する場合とは異なり、前記カセットローディング部とトランスファ部とチャンバの温度を低温に維持させる必要がないため、酸化膜の蒸着温度まで上昇させてもよい。
その後、チャンバ内の温度を酸化膜蒸着温度600〜1000℃の範囲内で安定化させ、1mTorr〜500Torrの圧力下で酸素ソースガスのN2OとシリコンソースガスのMS(SiH4)、DCS(SiH2Cl2)をフローさせ、前記タングステン膜13の異常酸化を発生させないLPCVD酸化膜16を形成する。
前記ソースガスをフローさせる方法としては、酸素ソースガスN2Oをまずフローさせた後、シリコンソースガスのMS(SiH4)、DCS(SiH2Cl2)をフローさせる方法や、前記N2OとMS(SiH4)、DCS(SiH2Cl2)を同時にフローさせる方法のいずれも可能である。
ゲートスペーサを別途形成せず、本発明のLPCVD酸化膜でタングステン膜のシーリング(sealing)とスペーサを同時に形成する場合には、前記ゲート15の両側面に残るように前記LPCVD酸化膜16をエッチバックしてスペーサを形成する。このような場合、前記LPCVD酸化膜16の形成膜厚を大きく制限しない。
一方、ゲートスペーサを窒化膜で構成する場合には、前記LPCVD酸化膜16は、ゲート15と窒化膜スペーサとの間でバッファの役割をする。このような場合、前記LPCVD酸化膜16を10〜50Åの膜厚に形成することが好ましい。
以上、本発明の第1実施例に係る半導体素子の製造を完了する。
図2は、本発明の第2実施例に係る半導体素子の製造工程断面図である。本発明の第2実施例では、前記第1実施例よりゲートエッチング時のエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、ゲート形成工程の後に選択酸化工程または熱工程を追加した。
より具体的に考察すると、図2(a)に示すように、半導体基板10上にゲート誘電膜11とポリシリコン膜12を形成し、前記ぽシリコン膜12上に金属膜、例えばタングステン膜13を形成する。
前記ポリシリコン膜12とタングステン膜13はゲート電極物質であって、前記ポリシリコン膜12を形成せずにタングステン膜13のみでゲート電極を構成してもよい。
また、前記ポリシリコン膜12とタングステン膜13との反応によるタングステンシリサイド(WSix)の形成を防止するためには、前記ポリシリコン膜12とタングステン膜13との界面にシリサイド防止膜、例えばWNx、TiN、WSixなどを追加することが良い。
その後、前記タングステン膜13上にハードマスク膜14を形成する。
図2(b)に示すように、フォトおよびエッチング工程で前記ハードマスク膜14をパターニングし、パターニングされたハードマスク膜14を用いて前記タングステン膜13とポリシリコン膜12とゲート誘電膜11をエッチングしてゲート15を形成する。
その後、ゲートエッチング工程によるエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、選択酸化工程により、前記タングステン膜13は酸化せずに前記ポリシリコン膜12と半導体基板10のみが選択的に酸化するように温度600〜1000℃のH2雰囲気中でH2とH2Oの割合を調整して前記ポリシリコン膜12の側面と半導体基板10の表面に選択酸化膜17を形成する。前記選択酸化工程の際にH2とH2Oの割合を調整する方法の代わりにプラズマ方式を使用してもよい。
一方、前記選択酸化工程の代わりに、窒素ガスおよびアルゴンガスによる熱処理工程を行ってもよい。
その後、図2(c)に示すように、前記タングステン膜13の酸化を発生させないLPCVD方式により、前記ゲート15を含んだ半導体基板10の全表面上にLPCVD酸化膜16を形成する。
前記LPCVD酸化膜16の蒸着方法と前記LPCVD酸化膜16蒸着後の工程は、前述した第1実施例と同様である。
図3は本発明の第3実施例に係る半導体素子の製造工程断面図である。本発明の第3実施例では、前記第1実施例よりゲート15のエッチング時のエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、LPCVD酸化膜16の形成後、選択酸化工程または熱処理工程を追加した。
より具体的に考察すると、図3(a)に示すように、半導体基板1上にゲート誘電膜11とポリシリコン膜12を形成し、前記ポリシリコン膜12上に金属膜、例えばタングステン膜13を形成する。
前記ポリシリコン膜12とタングステン膜13はゲート用物質であって、前記ポリシリコン膜12を形成した積層膜とせずに、タングステン膜13のみの単一膜を形成してもよい。
また、前記ポリシリコン膜12と前記タングステン膜13との反応によるタングステンシリサイド(WSix)の形成を防止するため(シリサイド反応を抑制するため)には、前記ポリシリコン膜12とタングステン膜13との界面にシリサイド防止膜、例えばWNx、TiN、WSixなどを追加することが良い。
その後、前記タングステン膜13上にハードマスク膜14を形成する。
図3(b)に示すように、フォトおよびエッチング工程で前記ハードマスク14をパターニングし、パターニングされたハードマスク膜14を用いて前記タングステン膜13とポリシリコン膜12とゲート誘電膜11をエッチングしてゲート15を形成する。
その後、前記タングステン膜13の酸化を発生させないLPCVD方式により、前記ゲート15を含んだ半導体基板10の全表面上にLPCVD酸化膜16を形成する。
前記タングステン膜13の酸化を発生させないLPCVD方式によりLPCVD酸化膜16を形成する方法は、前述した第1実施例と同様である。
次に、図3(c)に示すように、ゲートエッチング工程によるエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、選択酸化工程により、前記タングステン膜13は酸化せずに前記ポリシリコン膜12と半導体基板10が選択的に酸化するように温度600〜1000℃のH2雰囲気中でH2とH2Oの割合を調整して前記ポリシリコン膜12の側面と半導体基板10の表面に選択酸化膜17を形成する。前記選択酸化工程の際にH2とH2Oの割合を調整する方法の代わりにプラズマ方式を使用してもよい。
一方、前記選択酸化工程の代わりに、窒素ガスおよびアルゴンガスによる熱処理工程を行ってもよい。
以上、本発明の第3実施例に係る半導体素子の製造を完了する。
図4は従来のLPCVD法によって酸化膜を形成する場合と本発明のLPCVD法によって酸化膜を形成した場合のそれぞれに対するXRD分析結果を示す図である。
図4によれば、従来のLPCVD法によって酸化膜を蒸着した場合には、タングステンがいずれも酸化したが、本発明に係るLPCVD法によって酸化膜を蒸着した場合には、タングステン膜の酸化が全く発生していないことを確認することができる。
10 半導体基板
11 ゲート誘電膜
12 ポリシリコン膜
13 タングステン膜
14 ハードマスク膜
15 ゲート
16 LPCVD酸化膜
17 選択酸化膜
11 ゲート誘電膜
12 ポリシリコン膜
13 タングステン膜
14 ハードマスク膜
15 ゲート
16 LPCVD酸化膜
17 選択酸化膜
Claims (26)
- (a)半導体基板上の一領域上に、金属膜を含んだゲートを形成する段階と、
(b)前記金属膜の酸化を誘発させないLPCVD(Low Pressure Chemical Vapor Deposition)法により全表面上にLPCVD酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記ゲートを金属膜の単一膜で形成することを特徴とする請求項1記載の半導体素子の製造方法。
- 前記金属膜は、タングステン膜であることを特徴とする請求項2記載の半導体素子の製造方法。
- 前記ゲートをポリシリコン膜と金属膜の積層膜で形成することを特徴とする請求項1記載の半導体素子の製造方法。
- 前記金属膜は、タングステン膜であることを特徴とする請求項4記載の半導体素子の製造方法。
- 前記ポリシリコン膜と前記金属膜との間に、前記ポリシリコン膜と前記金属膜とのシリサイド反応を抑制させるためのシリサイド防止膜をさらに形成することを特徴とする請求項4記載の半導体素子の製造方法。
- 前記シリサイド防止膜は、WNx、TiN、WSixのいずれか一つであることを特徴とする請求項6記載の半導体素子の製造方法。
- 前記(a)段階の後、(b)段階を行う前に、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程により選択酸化膜を形成する段階をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記選択酸化工程は、H2雰囲気中でH2とH2Oの割合を調整して行うことを特徴とする請求項8記載の半導体素子の製造方法。
- 前記選択酸化工程は、プラズマ方式を用いて行うことを特徴とする請求項8記載の半導体素子の製造方法。
- 前記選択酸化工程は、600〜1000℃の温度で行うことを特徴とする請求項8記載の半導体素子の製造方法。
- 前記(a)段階の後、(b)段階を行う前に、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記(b)段階の後、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程により選択酸化膜を形成する段階をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記選択酸化工程は、H2雰囲気中でH2とH2Oの割合を調整して行うことを特徴とする請求項13記載の半導体素子の製造方法。
- 前記選択酸化工程は、プラズマ方式によって行うことを特徴とする請求項13記載の半導体素子の製造方法。
- 前記選択酸化工程は600〜1000℃の温度で行うことを特徴とする請求項13記載の半導体素子の製造方法。
- 前記(b)段階の後、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記(b)段階は、
前記(a)段階の工程が完了した半導体基板を酸素ガスの除去されたLPCVD装置内にローディングする段階と、
前記LPCVD装置の温度を酸化膜の蒸着のための温度に安定化させる段階と、
酸素ソースガスとシリコンソースガスをフローさせて前記LPCVD酸化膜を形成する段階とを含んでなることを特徴とする請求項1記載の半導体素子の製造方法。 - 前記半導体基板のローディングは、前記金属膜の酸化が発生しない25〜400℃の温度範囲で行うことを特徴とする請求項18記載の半導体素子の製造方法。
- 前記酸化膜の蒸着のための温度は、600〜1000℃であることを特徴とする請求項18記載の半導体素子の製造方法。
- 前記LPCVD装置内の酸素ガスは、窒素ガスをパージおよびングして除去することを特徴とする請求項18記載の半導体素子の製造方法。
- 前記窒素ガスのパージおよびポンピングは、N2パージボックスまたはロードロック装置を用いて行うことを特徴とする請求項21記載の半導体素子の製造方法。
- 前記酸素ソースガスをまずフローさせた後、前記シリコンソースガスをフローさせることを特徴とする請求項18記載の半導体素子の製造方法。
- 前記酸素ソースガスと前記シリコンソースガスを同時にフローさせることを特徴とする請求項18記載の半導体素子の製造方法。
- 前記酸素ソースガスはN2Oであり、前記シリコンソースガスはMS(SiH4)、DCS(SiH2Cl2)であることを特徴とする請求項18記載の半導体素子の製造方法。
- 前記LPCVD酸化膜の形成時の圧力は1mTorr〜10Torrに設定することを特徴とする請求項18記載の半導体素子の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050033706A KR100739964B1 (ko) | 2005-04-22 | 2005-04-22 | 반도체 소자의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006303404A true JP2006303404A (ja) | 2006-11-02 |
Family
ID=37068040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005189894A Pending JP2006303404A (ja) | 2005-04-22 | 2005-06-29 | 半導体素子の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20060240678A1 (ja) |
JP (1) | JP2006303404A (ja) |
KR (1) | KR100739964B1 (ja) |
CN (1) | CN1851868A (ja) |
DE (1) | DE102005028643A1 (ja) |
TW (1) | TWI329340B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100833437B1 (ko) * | 2006-09-06 | 2008-05-29 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
WO2008086113A1 (en) * | 2007-01-08 | 2008-07-17 | Cypress Semiconductor Corporation | Low temperature oxide formation |
KR20130106159A (ko) * | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0448654A (ja) * | 1990-06-14 | 1992-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH06232155A (ja) * | 1993-02-05 | 1994-08-19 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JPH08102534A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 半導体装置の製造方法 |
JPH08222739A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
JPH08250723A (ja) * | 1995-03-14 | 1996-09-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH10256183A (ja) * | 1997-03-07 | 1998-09-25 | Sony Corp | 半導体装置の製造方法 |
JP2000243753A (ja) * | 1999-02-22 | 2000-09-08 | Lg Semicon Co Ltd | 半導体素子の金属配線の形成方法 |
JP2000332245A (ja) * | 1999-05-25 | 2000-11-30 | Sony Corp | 半導体装置の製造方法及びp形半導体素子の製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4985374A (en) * | 1989-06-30 | 1991-01-15 | Kabushiki Kaisha Toshiba | Making a semiconductor device with ammonia treatment of photoresist |
US5132774A (en) * | 1990-02-05 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including interlayer insulating film |
US6313035B1 (en) * | 1996-05-31 | 2001-11-06 | Micron Technology, Inc. | Chemical vapor deposition using organometallic precursors |
JPH10223900A (ja) * | 1996-12-03 | 1998-08-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
US5861335A (en) * | 1997-03-21 | 1999-01-19 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability |
US6309928B1 (en) * | 1998-12-10 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Split-gate flash cell |
KR100357225B1 (ko) * | 2000-02-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 제조방법 |
KR20020009214A (ko) * | 2000-07-25 | 2002-02-01 | 윤종용 | 반도체 소자의 게이트 스택 형성 방법 |
KR100425478B1 (ko) * | 2002-04-04 | 2004-03-30 | 삼성전자주식회사 | 금속 도전층을 포함한 반도체소자의 제조방법 |
KR100444492B1 (ko) * | 2002-05-16 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
KR20040008943A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
KR100459725B1 (ko) * | 2002-09-19 | 2004-12-03 | 삼성전자주식회사 | 금속 게이트 패턴을 갖는 반도체소자의 제조방법 |
KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
KR20040055460A (ko) * | 2002-12-21 | 2004-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 엘디디 형성방법 |
KR100956595B1 (ko) * | 2003-06-30 | 2010-05-11 | 주식회사 하이닉스반도체 | 텅스텐 오염을 방지한 반도체 소자의 제조방법 |
KR100616498B1 (ko) * | 2003-07-26 | 2006-08-25 | 주식회사 하이닉스반도체 | 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 |
US20050064109A1 (en) * | 2003-09-19 | 2005-03-24 | Taiwan Semiconductor Manufacturing Co. | Method of forming an ultrathin nitride/oxide stack as a gate dielectric |
-
2005
- 2005-04-22 KR KR1020050033706A patent/KR100739964B1/ko not_active IP Right Cessation
- 2005-06-17 US US11/155,261 patent/US20060240678A1/en not_active Abandoned
- 2005-06-20 DE DE102005028643A patent/DE102005028643A1/de not_active Withdrawn
- 2005-06-23 TW TW094120979A patent/TWI329340B/zh not_active IP Right Cessation
- 2005-06-29 JP JP2005189894A patent/JP2006303404A/ja active Pending
- 2005-07-08 CN CNA2005100819254A patent/CN1851868A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0448654A (ja) * | 1990-06-14 | 1992-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH06232155A (ja) * | 1993-02-05 | 1994-08-19 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JPH08102534A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 半導体装置の製造方法 |
JPH08222739A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
JPH08250723A (ja) * | 1995-03-14 | 1996-09-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH10256183A (ja) * | 1997-03-07 | 1998-09-25 | Sony Corp | 半導体装置の製造方法 |
JP2000243753A (ja) * | 1999-02-22 | 2000-09-08 | Lg Semicon Co Ltd | 半導体素子の金属配線の形成方法 |
JP2000332245A (ja) * | 1999-05-25 | 2000-11-30 | Sony Corp | 半導体装置の製造方法及びp形半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100739964B1 (ko) | 2007-07-16 |
US20060240678A1 (en) | 2006-10-26 |
DE102005028643A1 (de) | 2006-10-26 |
TWI329340B (en) | 2010-08-21 |
KR20060111224A (ko) | 2006-10-26 |
TW200638474A (en) | 2006-11-01 |
CN1851868A (zh) | 2006-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5492842B2 (ja) | 半導体素子 | |
US6960515B2 (en) | Method of forming a metal gate | |
US7465617B2 (en) | Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer | |
JP2012507865A (ja) | 複数のトランジスタゲートの形成方法、および少なくとも二つの異なる仕事関数を有する複数のトランジスタゲートの形成方法 | |
JP3355236B2 (ja) | 半導体メモリ装置のキャパシタ製造方法 | |
JP2000243753A (ja) | 半導体素子の金属配線の形成方法 | |
KR100543207B1 (ko) | 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법 | |
US20020137321A1 (en) | Method of forming a metal gate electrode | |
KR100739964B1 (ko) | 반도체 소자의 제조방법 | |
US8211796B2 (en) | Semiconductor device manufacturing method | |
KR20050012611A (ko) | 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 | |
US7902056B2 (en) | Plasma treated metal silicide layer formation | |
KR100673166B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
JP2005012159A (ja) | 半導体素子のゲート電極形成方法 | |
KR20090000880A (ko) | 반도체소자의 게이트 형성방법 | |
US6531394B1 (en) | Method for forming gate electrode of semiconductor device | |
US20080251920A1 (en) | Dielectric film forming method | |
KR20090044303A (ko) | 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법 | |
KR100647357B1 (ko) | 반도체 소자의 제조 방법 | |
KR100353822B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
JPH08250723A (ja) | 半導体装置の製造方法 | |
JP2006093182A (ja) | 半導体装置とその製造方法 | |
JP2000150803A (ja) | 半導体装置の製造方法 | |
KR20010109856A (ko) | 반도체 소자 및 그의 제조 방법 | |
KR19980083749A (ko) | 반도체장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080425 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |