KR20010109856A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 비정질 구조의 도핑된 제 1 다결정 실리콘층, 도핑되지 않는 제 2 다결정 실리콘층 및 텅스텐 실리사이드층의 적층 구조의 게이트 전극을 형성하고 증착로에서 온도를 하강시키면서 증착로의 온도 구배를 형성 공정과 동일하게 하므로 소자의 신뢰성 및 수율을 향상시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그의 제조 방법은 비정질 구조의 도핑된 제 1 다결정 실리콘층, 도핑되지 않는 제 2 다결정 실리콘층 및 텅스텐 실리사이드층의 적층 구조의 게이트 전극을 형성하므로, 상기 제 1 다결정 실리콘층 표면의 도핑 이온과 텅스텐 실리사이드층간의 오반응으로 인한 이상성장 등 디펙트 발생을 방지하고 또한 증착로에서 온도를 하강시키면서 증착로의 온도 구배를 형성 공정과 동일하게 하므로, 상기 제 1 다결정 실리콘층의 형성 공정시 증착로에서의 온도 및 가스 분해 반응정도의 차이로 발생되는 로트간의 표면 저항 차이 및 구조적 차이를 억제하여 소자의 신뢰성 및 수율을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 비정질 구조의 도핑(Doping)된 제 1 다결정 실리콘층, 도핑되지 않는 제 2 다결정 실리콘층 및 텅스텐(W) 실리사이드(Silicide)층의 적층 구조의 게이트 전극을 형성하여 소자의 신뢰성 및 수율을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 2a와 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자는 도 1에서와 같이, 반도체 기판(11), 상기 반도체 기판(11)상의 일부부위에 게이트 산화막(12)을 내재하여 형성되며 도핑된 다결정 실리콘층(13)과 텅스텐 실리사이드층(14)의 적층 구조의 게이트 전극(G)와 상기 게이트 전극(G)상에 형성된 하드 마스크(Hard Mask)층(15)으로 구성된다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 산화막(12a)을 성장시킨 다음, 상기 산화막(12a)상에 800Å 두께의 도핑된 다결정 실리콘층(13) 그리고 텅스텐 실리사이드층(14) 및 하드 마스크층(15)을 순차적으로 형성한다.
도 2b에서와 같이, 상기 하드 마스크층(15)상에 감광막(16)을 형성하고, 상기 감광막(16)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(16)을 마스크로 상기 하드 마스크층(15), 텅스텐 실리사이드층(14), 제 1 다결정 실리콘층(13) 및 산화막(12a)을 선택적으로 식각하여 게이트 산화막(12)과 게이트 전극(G)을 형성한 후, 상기 감광막(16)을 제거한다.
여기서, 상기 게이트 전극(G)은 상기 다결정 실리콘층(13)과 텅스텐 실리사이드층(14)의 적층 구조로 형성한다.
그러나 종래의 반도체 소자 및 그의 제조 방법은 도핑된 다결정 실리콘층과 텅스텐 실리사이드층의 적층 구조의 게이트 전극을 형성하기 때문에 다음과 같은 이유에 의해 소자의 신뢰성 및 수율을 저하시키는 문제점이 있었다.
첫째, 상기 다결정 실리콘층 표면의 도핑 이온과 텅스텐 실리사이드층간의 오반응으로 인한 이상성장 등 디펙트(Defect)가 발생한다.
둘째, 상기 도핑된 다결정 실리콘층 상부의 미세 산화막 등을 제거하기 위한 세정 공정을 하므로 상기 도핑된 다결정 실리콘층과 텅스텐 실리사이드층간에 물이 말라서 발생된 얼룩인 워터마크(Watermark) 등이 발생한다.
셋째, 상기 도핑된 다결정 실리콘층의 형성 공정시 증착로에서의 온도 및 가스 분해 반응정도의 차이로 로트(Lot)간의 표면 저항 차이 및 구조적 차이가 발생하여 공정 조절 능력이 저하되고 상기 다결정 실리콘층의 구조적 차이로 후속 식각 공정에서 식각 프로파일(Profile)과 식각 속도 변동을 초래하여 공정 마진(Margin) 확보가 어렵다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 비정질 구조의 도핑된 제 1 다결정 실리콘층, 도핑되지 않는 제 2 다결정 실리콘층 및 텅스텐 실리사이드층의 적층 구조의 게이트 전극을 형성하고 증착로에서 온도를 하강시키면서 증착로의 온도 구배를 형성 공정과 동일하게 하므로 소자의 신뢰성 및 수율을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 구조 단면도
도 2a와 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 구조 단면도
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31 : 반도체 기판 32 : 게이트 절연막
33 : 제 1 다결정 실리콘층 34 : 제 2 다결정 실리콘층
35 : 텅스텐 실리사이드층 36 : 하드 마스크층
37 : 감광막
본 발명의 반도체 소자는 기판과 상기 기판상에 게이트 절연막을 내재하여 형성되며 도핑된 제 1 다결정 실리콘층과 도핑되지 않는 제 2 다결정 실리콘층의 하부 게이트층을 갖는 금속 게이트 전극을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 도핑된 제 1 다결정 실리콘층과 도핑되지 않는 제 2 다결정 실리콘층을 형성하는 단계, 상기 제 2 다결정 실리콘층상에 금속층과 하드 마스크층을 형성하는 단계 및 상기 하드 마스크층, 금속층, 제 2 다결정 실리콘층, 제 1 다결정 실리콘층 및 게이트 절연막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자는 도 3에서와 같이, 반도체 기판(31), 상기 반도체 기판(31)상의 일부부위에 게이트 산화막(32)을 내재하여 형성되며 도핑된 제 1 다결정 실리콘층(33), 도핑되지 않는 제 2 다결정 실리콘층(34), 텅스텐 실리사이드층(35)의 적층 구조의 게이트 전극(G)와 상기 게이트 전극(G)상에 형성된 하드 마스크층(36)으로 구성된다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 4a에서와 같이, 반도체 기판(31)상에 열산화 공정으로 산화막(32a)을 성장시킨다.
도 4b에서와 같이, 상기 산화막(32a)상에 도핑된 제 1 다결정 실리콘층(33)과 80∼400Å 두께의 도핑되지 않는 제 2 다결정 실리콘층(34)을 형성한다.
여기서, 상기 산화막(32a)이 형성된 반도체 기판(31)을 560℃ 이하의 분위기에서 증착로에 로딩(Loading)한 후 상기 제 1 다결정 실리콘층(33)을 상기 산화막(32a)상에 형성하여 상기 산화막(32a)의 특성 변화를 최소화한다.
상기 제 1 다결정 실리콘층(33)을 후속 고온 공정에서 다결정 실리콘이 정질화 및 그레인(Grain) 크기가 커지면서 상기 산화막(32a)의 특성을 열화시키는 현상을 방지하기 위하여 510 ~ 550℃의 증착 온도로 형성한 다음, 상기 증착로의 도핑 소스(Source) 가스를 외부로 흘린 후, 상기 제 2 다결정 실리콘층(34)을 상기 제 1 다결정 실리콘층(33)와 같은 형성 조건으로 형성한다.
상기 제 2 다결정 실리콘층(34)을 형성하고, 형성 온도에 비해 낮은 온도로 질소(N2) 분위기에서 온도를 하강시킨다.
이때, 증착로가 5 ∼ 7Lot를 기준으로 진행하는 하기 때문에 증착로에 놓이는 위치에 따라 다결정 실리콘층의 구조 및 표면 저항 등이 변하게 되므로 증착로에서 증착 속도를 균일하게 하기 위해 증착로의 온도를 존(Zone)별로 다르게 셋팅(Setting)하는 온도 구배를 증착 단계의 온도 구배와 동일하도록 온도를 400 ~ 500℃ 온도로 하강시켜 증착로에서 상기 반도체 기판(31)을 언로딩(Unloading)할때까지 유지한다.
도 4c에서와 같이, 상기 제 2 다결정 실리콘층(34)을 세정 공정 한 후, 상기 제 2 다결정 실리콘층(34)상에 텅스텐 실리사이드층(35)과 하드 마스크층(36)을 순차적으로 형성한다.
여기서, 상기 이중 구조의 제 1, 제 2 다결정 실리콘층(33,34)을 형성하면 세정 공정에서 케미컬(Chemical) 선택이 자유로워 즉 오존수를 이용한 처리와 불산계 케미컬을 이용한 처리를 병행하여 진행하므로 물이 말라서 발생된 얼룩인 워터마크 등의 이상 디펙트들이 발생되지 않는다.
그리고, 상기 하드 마스크층(36)상에 감광막(37)을 도포한 후, 상기 감광막(37)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(37)을 마스크로 상기 하드 마스크층(36), 텅스텐 실리사이드층(35), 제 2 다결정 실리콘층(34), 제 1 다결정 실리콘층(33) 및 산화막(32a)을 선택적으로 식각하여 게이트 산화막(32)과 게이트 전극(G)을 형성한 후, 상기 감광막(37)을 제거한다.
여기서, 상기 게이트 전극(G)은 상기 비정질 구조의 도핑된 제 1 다결정 실리콘층(33), 도핑되지 않는 제 2 다결정 실리콘층(34) 및 텅스텐 실리사이드층(35)의 적층 구조로 형성한다.
본 발명의 반도체 소자 및 그의 제조 방법은 비정질 구조의 도핑된 제 1 다결정 실리콘층, 도핑되지 않는 제 2 다결정 실리콘층 및 텅스텐 실리사이드층의 적층 구조의 게이트 전극을 형성하므로, 상기 제 1 다결정 실리콘층 표면의 도핑 이온과 텅스텐 실리사이드층간의 오반응으로 인한 이상성장 등 디펙트 발생을 방지하고 또한 증착로에서 온도를 하강시키면서 증착로의 온도 구배를 형성 공정과 동일하게 하므로, 상기 제 1 다결정 실리콘층의 형성 공정시 증착로에서의 온도 및 가스 분해 반응정도의 차이로 발생되는 로트간의 표면 저항 차이 및 구조적 차이를 억제하여 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
Claims (4)
- 기판;상기 기판상에 게이트 절연막을 내재하여 형성되며 도핑된 제 1 다결정 실리콘층과 도핑되지 않는 제 2 다결정 실리콘층의 하부 게이트층을 갖는 금속 게이트 전극을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 도핑된 제 1 다결정 실리콘층과 도핑되지 않는 제 2 다결정 실리콘층을 형성하는 단계;상기 제 2 다결정 실리콘층상에 금속층과 하드 마스크층을 형성하는 단계;상기 하드 마스크층, 금속층, 제 2 다결정 실리콘층, 제 1 다결정 실리콘층 및 게이트 절연막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1, 제 2 다결정 실리콘층을 510 ~ 550℃의 증착 온도로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 2 다결정 실리콘층을 80∼400Å 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
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2000
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|---|---|---|---|---|
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
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