JPH08250723A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08250723A
JPH08250723A JP5426895A JP5426895A JPH08250723A JP H08250723 A JPH08250723 A JP H08250723A JP 5426895 A JP5426895 A JP 5426895A JP 5426895 A JP5426895 A JP 5426895A JP H08250723 A JPH08250723 A JP H08250723A
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gate electrode
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vapor
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Koji Hashimoto
広司 橋本
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Abstract

(57)【要約】 【目的】 ゲート電極の側面に側壁形成用のCVD SiO2膜
を成長する際に, ゲート電極材料の異常酸化による側壁
の異常形成をなくして, 電極間短絡を防止する。 【構成】１）半導体基板上に金属シリサイド膜を被着
し，該金属シリサイド膜をパターニングして配線を形成
する第１工程と, 該半導体基板を気相成長炉内に成長温
度より低い温度で挿入し，次いで成長温度に昇温して，
該半導体基板上に該配線を覆って絶縁膜を気相成長する
第２工程とを有する， ２）前記第２工程の代わりに，気相成長炉内を不活性ガ
スで置換し，次いで前記半導体基板を気相成長炉内に挿
入し，不活性ガスを原料ガスに切り換えて該半導体基板
上に前記配線を覆って前記絶縁膜を気相成長する工程を
有する， ３）前記気相成長炉がバッチ式の減圧気相成長炉である
半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に, 配線材料として金属シリサイド膜を用いる
半導体装置の製造方法に関する。
【０００２】近年, 半導体装置の高集積化により，短チ
ャネル効果に対する対策や配線の低抵抗化が要求され，
ゲート電極や配線材料にタングステンシリサイド(WSi)
等の金属シリサイド膜が使用されている。
【０００３】
【従来の技術】従来の半導体装置の製造方法において
は，ゲート電極パターンを形成後, シリコン基板表面に
熱酸化による酸化シリコン(SiO2)膜を形成し, その膜を
通してソース, ドレイン形成用のイオン注入をおこな
い，次いで, 基板上にゲート電極パターンを覆って, LD
D 構造を形成するのに必要な側壁を作製するための酸化
シリコン(CVD SiO2)膜を気相成長していた。
【０００４】ところが，半導体装置の短チャネル化にと
もないその対策として, ゲート電極を形成後, 基板表面
に熱酸化膜を形成しないで，直接基板にソース, ドレイ
ン形成用のイオン注入をおこない，次いで, 基板上にゲ
ート電極パターンを覆って,LDD 構造を形成するのに必
要な側壁を作製するためのCVD SiO2膜を成長するように
なった。次に，図４を用いてこの場合の従来例を説明す
る。
【０００５】図４(A) 〜(C) は従来例の説明図である。
図４(A) において，シリコン(Si)基板 1上に熱酸化によ
るゲート酸化膜 2を形成し，その上に気相成長(CVD) 法
により, ポリシリコン膜 3, ＷSi膜 4, SiO2膜5を被着
し， HBrガスを用いてこれらの膜をパターニングし, ゲ
ート電極を形成する。
【０００６】次いで, ゲート電極を注入マスクにして，
基板にイオン注入をおこない, 浅いLDD 用のソース, ド
レイン 1L を形成する。図４(B) において，基板上にゲ
ート電極を覆って, ゲートと同程度の厚さの高温CVD Si
O2膜（HTO 膜) 6 を成長する。この際の成長温度は通常
700〜900 ℃である。
【０００７】この成長の際，WSi 膜 4の側面が露出して
いるため，その露出面に異常酸化部7が生じる。図４(C)
において，基板表面に異方性エッチングをおこない,
ゲート電極の側面にCVD SiO2からなる側壁 6A を形成す
る。異常酸化部 7の存在により側壁が不完全な形状にな
る。
【０００８】この後, 通常の工程により, 側壁及びゲー
ト電極を注入マスクとしてイオン注入をおこない深い高
濃度のソース, ドレイン領域 1H を形成する。
【０００９】
【発明が解決しようとする課題】従来例において， W
Si膜 4の表面にCVD SiO2膜 5を成長してもWSi の異常酸
化は起こらなかったが， WSi膜 4をパターニングして
その側面を露出した場合に, その上にCVD SiO2膜 6を成
長した場合にWSi の側面でWSi の異常酸化が起こってい
ることがわかった。
【００１０】これは，CVD SiO2膜 5は通常薄く形成する
ため, 成長時間が短く成長中の酸素の取り込み量が少な
いことや, ゲートパターニングの際のエッチングガスに
よる影響等が考えられるが, その理由はよくわからな
い。しかし，現実に両者, の間に相違がある。
【００１１】ゲート電極形成後に基板表面に熱酸化膜を
形成しないためゲート電極のWSi 膜の側面が露出してい
るので，LDD 構造を形成するためのCVD SiO2膜を成長す
る際に, WSi 膜の異常酸化により突起を生じ, WSi 膜の
側面に被着するCVD SiO2膜が異常な形状になる。
【００１２】次いで, CVD SiO2膜を異方性エッチングし
てWSi 膜の側面にCVD SiO2からなる側壁を形成するとそ
の形状が不完全となり，ゲート電極と隣接するソース，
ドレイン電極間の短絡を生じた。
【００１３】本発明は, ゲート電極の側面に側壁形成用
のCVD SiO2膜を成長する際に, ゲート電極材料の異常酸
化による側壁の異常形成をなくして, 電極間短絡を防止
することを目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は， １）半導体基板上に金属シリサイド膜を被着し，該金属
シリサイド膜をパターニングして電極または配線を形成
する第１工程と, 該半導体基板を気相成長炉内に成長温
度より低い温度で挿入し，次いで成長温度に昇温して，
該半導体基板上に該電極または配線を覆って絶縁膜を気
相成長する第２工程とを有する半導体装置の製造方法，
あるいは ２）前記第２工程の代わりに，気相成長炉内を不活性ガ
スで置換し，次いで前記半導体基板を気相成長炉内に挿
入し，不活性ガスを原料ガスに切り換えて該半導体基板
上に前記電極または配線を覆って前記絶縁膜を気相成長
する工程を有する半導体装置の製造方法，あるいは ３）前記気相成長炉がバッチ式の減圧気相成長炉である
半導体装置の製造方法により達成される。
【００１５】
【作用】本発明では，図２のバッチ式縦型減圧気相成長
(LP-CVD)炉の場合は, ウェーハを搬入するとき, 炉の温
度を 600℃以下にするとゲート材料の異常酸化は抑制さ
れる。図３の横型 LP-CVD 炉の場合は, 不活性ガスをウ
ェーハの搬入口の反対側より流し, ウェーハを搬入する
とき, 炉の温度を 600℃以下にすると，WSi 膜の側面で
の異常酸化が起こらないことを始めて見出した。
【００１６】本発明者は，CVD SiO2の成長温度が約 800
℃であるので, このように成長温度以下の温度で，ある
いは不活性ガスで炉内を完全に置換してからウェーハを
炉内に搬入することによりゲート材料の異常酸化が防止
できることを確認した。
【００１７】この異常酸化はウェーハを炉内に挿入する
ときに，酸素を含むガスが炉内に巻き込まれたときに 8
00℃という高温のために起こると考えられる。本発明で
はそれよりも低温でウェーハを炉内に搬入するため，ガ
スが巻き込まれても酸化が起こりにくく, さらに, その
ガスも減圧されて炉外へ排出されるため異常酸化が起こ
らないと考えられる。
【００１８】
【実施例】本発明の具体的な実施例について, 図１〜３
を用いて説明する。図１(A) 〜(C) は本発明の実施例の
説明図である。
【００１９】この図は，本発明を用いたゲート電極を形
成する場合の工程を説明する断面図である。図１(A) に
おいて，シリコン(Si)基板 1上に熱酸化によるゲート酸
化膜 2を形成し，その上に気相成長法により，ポリシリ
コン膜 3, WSi 膜 4, SiO2膜（第１の絶縁膜） 5を被着
し，HBr ガスを用い, これらの膜をパターニングしてゲ
ート電極を形成する。
【００２０】次いで, ゲート電極を注入マスクにして，
基板にイオン注入をおこない, 浅いLDD 用のソース, ド
レイン 1L を形成する。図１(B) において，基板上にゲ
ート電極を覆って, ゲートと同程度の厚さの高温CVD Si
O2膜 6を成長する。
【００２１】次に, CVD SiO2膜の成長条件の一例を示
す。 原料ガス： SiH4 50 SCCM , N2O 2500 SCCM． ガス圧力： 1 Torr 成長温度： 700〜900 ℃ ウェーハの搬入時の温度： 600 ℃ ウェーハの搬入時の窒素(N2)流量： 10 SLM 以上 図１(C) において，基板表面に異方性エッチングをおこ
ない, ゲート電極の側面にCVD SiO2からなる側壁 6A を
形成する。
【００２２】この後, 通常の工程により, 側壁及びゲー
ト電極を注入マスクとしてイオン注入をおこない深い高
濃度のソース, ドレイン領域 1H を形成する。以上の工
程により，WSi 膜の異常酸化は起こらず，従ってゲート
電極の短絡障害も防げた。
【００２３】次に, 実施例に使用した炉を図２，３に示
す。図２はバッチ式縦型 LP-CVD 炉を示し, 11はヒー
タ, 12は外管, 13は内管, 14はウェーハ, 15は原料ガス
導入口, 16は排気口, 17は窒素ガス導入口である。
【００２４】図３はバッチ式横型 LP-CVD 炉を示し, 11
はヒータ, 18は石英管, 19はウェーハ搬入口のキャッ
プ, 14はウェーハ, 15は原料ガス導入口, 16は排気口,
17は窒素ガス導入口である。
【００２５】実施例では，効果の完全性を期するため，
成長炉内を完全に窒素で置換し，且つウェーハの低温挿
入をおこなったが，それぞれ単独におこなってもWSi 膜
の異常酸化は起こらなかった。
【００２６】実施例では, WSi 膜を用いたゲート電極の
形成方法について説明したが，本発明はこの実施例のみ
に限定するものでなく, 配線にチタンシリサイド, モリ
ブデンシリサイド等の高融点金属シリサイド膜を用い,
その後高温で絶縁膜を形成する際にも適用できる。
【００２７】
【発明の効果】本発明によれば, ゲート電極の側面に側
壁形成用のCVD SiO2膜を成長する際に, ゲート電極材料
の異常酸化による側壁の異常形成がなくなり, 電極間短
絡を防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施例の説明図
【図２】 縦型 LP-CVD 炉の説明図
【図３】 横型 LP-CVD 炉の説明図
【図４】 従来例の説明図
【符号の説明】
1 半導体基板でSi基板 1L 浅い低濃度のソース, ドレイン領域 1H 深い高濃度のソース, ドレイン領域 2 ゲート絶縁膜 3 ゲート電極でポリシリコン膜 4 ゲート電極でWSi 膜 5 ゲート電極上部絶縁膜でSiO2膜 6 側壁形成用のCVD SiO2膜 6A CVD SiO2からなる側壁 7 WSi の異常酸化部 11 ヒータ 12 外管 13 内管 14 ウェーハ 15 原料ガス導入口 16 排気口 17 窒素ガス導入口 18 石英管 19 ウェーハ搬入口のキャップ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に金属シリサイド膜を被着
    し，該金属シリサイド膜をパターニングして電極または
    配線を形成する第１工程と,該半導体基板を気相成長炉
    内に成長温度より低い温度で挿入し，次いで成長温度に
    昇温して，該半導体基板上に該電極または配線を覆って
    絶縁膜を気相成長する第２工程とを有することを特徴と
    する半導体装置の製造方法。
  2. 【請求項２】 前記第２工程の代わりに，気相成長炉内
    を不活性ガスで置換し，次いで前記半導体基板を気相成
    長炉内に挿入し，不活性ガスを原料ガスに切り換えて該
    半導体基板上に前記電極または配線を覆って前記絶縁膜
    を気相成長する工程を有することを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】 前記気相成長炉がバッチ式の減圧気相成
    長炉であることを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255206B1 (en) 1998-11-26 2001-07-03 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode with titanium polycide structure
JP2006303404A (ja) * 2005-04-22 2006-11-02 Hynix Semiconductor Inc 半導体素子の製造方法

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US6255206B1 (en) 1998-11-26 2001-07-03 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode with titanium polycide structure
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