JPH0945681A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0945681A JPH0945681A JP19524395A JP19524395A JPH0945681A JP H0945681 A JPH0945681 A JP H0945681A JP 19524395 A JP19524395 A JP 19524395A JP 19524395 A JP19524395 A JP 19524395A JP H0945681 A JPH0945681 A JP H0945681A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- etching
- forming
- gas flow
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 複数のウエハ間で一定の膜厚の薄膜を得るこ
とができる半導体装置の製造方法を提供する。 【構成】 原料ガスの一方向のガス流を形成する容器内
に、ガス流の方向に沿って複数の半導体基板を配置する
工程と、容器内にガス流の方向に沿った温度分布を形成
し、容器内に原料ガスを供給して複数の半導体基板の表
面上に薄膜を形成する工程と、薄膜を一部エッチングす
る工程とを含み、複数の半導体基板の表面上に形成され
た薄膜のエッチング速度が、薄膜を形成する工程におい
て複数の半導体基板がそれぞれ配置されるガス流の方向
に沿った位置に関して変動する分布を有し、薄膜を形成
する工程における薄膜の成長速度が成長温度によって異
なり、温度分布に基づいて薄膜の成長速度がガス流の方
向に沿った位置に関して変動する分布を有し、成長速度
の分布の大小関係がエッチング速度の分布の大小関係と
同一の傾向を示すように、温度分布を形成する。
とができる半導体装置の製造方法を提供する。 【構成】 原料ガスの一方向のガス流を形成する容器内
に、ガス流の方向に沿って複数の半導体基板を配置する
工程と、容器内にガス流の方向に沿った温度分布を形成
し、容器内に原料ガスを供給して複数の半導体基板の表
面上に薄膜を形成する工程と、薄膜を一部エッチングす
る工程とを含み、複数の半導体基板の表面上に形成され
た薄膜のエッチング速度が、薄膜を形成する工程におい
て複数の半導体基板がそれぞれ配置されるガス流の方向
に沿った位置に関して変動する分布を有し、薄膜を形成
する工程における薄膜の成長速度が成長温度によって異
なり、温度分布に基づいて薄膜の成長速度がガス流の方
向に沿った位置に関して変動する分布を有し、成長速度
の分布の大小関係がエッチング速度の分布の大小関係と
同一の傾向を示すように、温度分布を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板の表面上に薄膜を形成し、その
後薄膜を少なくとも一部の厚さだけエッチングする工程
を含む半導体装置の製造方法に関する。
に関し、特に半導体基板の表面上に薄膜を形成し、その
後薄膜を少なくとも一部の厚さだけエッチングする工程
を含む半導体装置の製造方法に関する。
【０００２】半導体集積回路の集積度が高くなるに従っ
て、半導体基板表面に形成される各素子の微細化が横方
向のみならず、高さ方向にも進んでいる。高さ方向の微
細化が進むと、一定の厚さの薄膜を安定に形成すること
が望まれる。
て、半導体基板表面に形成される各素子の微細化が横方
向のみならず、高さ方向にも進んでいる。高さ方向の微
細化が進むと、一定の厚さの薄膜を安定に形成すること
が望まれる。
【０００３】
【従来の技術】半導体ウエハの表面にシリコン酸化膜を
形成する場合を例にとって、従来の薄膜形成方法を説明
する。
形成する場合を例にとって、従来の薄膜形成方法を説明
する。
【０００４】シリコン酸化膜を形成する方法として、減
圧気相成長（減圧ＣＶＤ）法、常圧気相成長法、プラズ
マ気相成長法等が知られている。特に減圧ＣＶＤ法は、
良好な電気的特性を有するシリコン酸化膜を得ることが
できることや一度に大量のウエハをバッチ処理可能なこ
とから、半導体プロセスにおいて多用されている。
圧気相成長（減圧ＣＶＤ）法、常圧気相成長法、プラズ
マ気相成長法等が知られている。特に減圧ＣＶＤ法は、
良好な電気的特性を有するシリコン酸化膜を得ることが
できることや一度に大量のウエハをバッチ処理可能なこ
とから、半導体プロセスにおいて多用されている。
【０００５】図１は、本発明の実施例でも使用する減圧
ＣＶＤ装置の概略断面図を示す。円筒状の石英管１の一
端にフランジ２が取り付けられている。フランジ２には
ガス供給管３が取り付けられており、ガス供給管３から
石英管１内に原料ガスが供給される。石英管１内に供給
されたガスは、石英管１の他端に開口するガス排出管５
から外部に排出される。ガス排出管５には、流量調節バ
ルブ４が取り付けられており、ガス排出流量を調節する
ことができる。ガス排出流量を調節することにより、石
英管１内を所望の圧力に維持することができる。
ＣＶＤ装置の概略断面図を示す。円筒状の石英管１の一
端にフランジ２が取り付けられている。フランジ２には
ガス供給管３が取り付けられており、ガス供給管３から
石英管１内に原料ガスが供給される。石英管１内に供給
されたガスは、石英管１の他端に開口するガス排出管５
から外部に排出される。ガス排出管５には、流量調節バ
ルブ４が取り付けられており、ガス排出流量を調節する
ことができる。ガス排出流量を調節することにより、石
英管１内を所望の圧力に維持することができる。
【０００６】石英管１の周囲にはヒータ６が巻かれてお
り、石英管１内を所望の設定温度まで加熱することがで
きる。ヒータ６は、石英管１の長さ方向に関して複数の
領域に分離されており、各領域ごとに加熱温度を設定す
ることができる。
り、石英管１内を所望の設定温度まで加熱することがで
きる。ヒータ６は、石英管１の長さ方向に関して複数の
領域に分離されており、各領域ごとに加熱温度を設定す
ることができる。
【０００７】薄膜の成長を行う際には、石英管１内にガ
ス流の方向に沿って複数の半導体ウエハ７を配置する。
石英管１内を所望の温度に設定し、ガス供給管３から、
シラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）ガスとの混
合ガスを供給する。ＳｉＨ4に対するＮ2 Ｏガスの流量
比（以下、単にガス流量比と記す。）は、例えば３０〜
１００とする。ＳｉＯ2 膜形成時に消費されるＳｉＨ4
とＮ2 Ｏとの比は１：２であるが、Ｎ2 ＯガスがＳｉＨ
4 よりも分解しにくいため、Ｎ2 Ｏガスの流量比を相対
的に大きくしている。
ス流の方向に沿って複数の半導体ウエハ７を配置する。
石英管１内を所望の温度に設定し、ガス供給管３から、
シラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）ガスとの混
合ガスを供給する。ＳｉＨ4に対するＮ2 Ｏガスの流量
比（以下、単にガス流量比と記す。）は、例えば３０〜
１００とする。ＳｉＯ2 膜形成時に消費されるＳｉＨ4
とＮ2 Ｏとの比は１：２であるが、Ｎ2 ＯガスがＳｉＨ
4 よりも分解しにくいため、Ｎ2 Ｏガスの流量比を相対
的に大きくしている。
【０００８】ガスの上流側で原料ガスが反応してＳｉＯ
2 膜が形成されると、ＳｉＨ4 とＮ 2 Ｏが１：２の割合
で消費される。従って、実質的なＳｉＨ4 に対するＮ2
Ｏのガス流量比は、下流側になるに従って徐々に大きく
なる。ガス流量比が大きくなると成長速度が低下するこ
とが知られている。ガス流量比以外の成長条件が同一で
あれば、下流側に配置されたウエハに形成されるＳｉＯ
2 膜の膜厚は、上流側に配置されたウエハに形成される
ＳｉＯ2 膜の膜厚よりも薄くなる。
2 膜が形成されると、ＳｉＨ4 とＮ 2 Ｏが１：２の割合
で消費される。従って、実質的なＳｉＨ4 に対するＮ2
Ｏのガス流量比は、下流側になるに従って徐々に大きく
なる。ガス流量比が大きくなると成長速度が低下するこ
とが知られている。ガス流量比以外の成長条件が同一で
あれば、下流側に配置されたウエハに形成されるＳｉＯ
2 膜の膜厚は、上流側に配置されたウエハに形成される
ＳｉＯ2 膜の膜厚よりも薄くなる。
【０００９】また、一般的に成長速度は成長温度に依存
し、成長温度が高くなると成長速度も大きくなる。下流
側の成長温度を上流側の成長温度よりも高くすると、下
流側におけるガス流量比の増加による成長速度の低下を
補償することができる。例えば、石英管１内の上流側の
温度を約７５０℃、下流側の温度を約８５０℃になるよ
うにすると、上流側と下流側における成長速度がほぼ等
しくなる。
し、成長温度が高くなると成長速度も大きくなる。下流
側の成長温度を上流側の成長温度よりも高くすると、下
流側におけるガス流量比の増加による成長速度の低下を
補償することができる。例えば、石英管１内の上流側の
温度を約７５０℃、下流側の温度を約８５０℃になるよ
うにすると、上流側と下流側における成長速度がほぼ等
しくなる。
【００１０】このように、石英管１内のガス流の方向に
関して温度分布を形成すると、ウエハの配置位置によら
ずほぼ等しい膜厚のＳｉＯ2 膜を形成することができ
る。
関して温度分布を形成すると、ウエハの配置位置によら
ずほぼ等しい膜厚のＳｉＯ2 膜を形成することができ
る。
【００１１】
【発明が解決しようとする課題】図４は、図１に示す減
圧ＣＶＤ装置で形成したＳｉＯ2 膜のエッチング速度の
ウエハ配置位置依存性を示す。横軸は石英管１内のウエ
ハ配置位置を表し、縦軸はＳｉＯ2 膜のエッチング速度
を単位ｎｍ／分で表す。石英管１内の最上流に配置した
ウエハに形成されたＳｉＯ2 膜のエッチング速度は約１
２．５ｎｍ／分である。下流側に配置されたものほどエ
ッチング速度が徐々に大きくなり、最下流に配置された
もののエッチング速度は約１５．５ｎｍ／分になる。
圧ＣＶＤ装置で形成したＳｉＯ2 膜のエッチング速度の
ウエハ配置位置依存性を示す。横軸は石英管１内のウエ
ハ配置位置を表し、縦軸はＳｉＯ2 膜のエッチング速度
を単位ｎｍ／分で表す。石英管１内の最上流に配置した
ウエハに形成されたＳｉＯ2 膜のエッチング速度は約１
２．５ｎｍ／分である。下流側に配置されたものほどエ
ッチング速度が徐々に大きくなり、最下流に配置された
もののエッチング速度は約１５．５ｎｍ／分になる。
【００１２】半導体プロセスにおいては、ＳｉＯ2 膜形
成後にその表面がエッチング雰囲気に晒される場合があ
る。例えばコンタクトホール底面の自然酸化膜を除去す
る場合等である。このときに、コンタクトホール以外の
領域に形成されているＳｉＯ 2 膜の表面もわずかにエッ
チングされる。ＳｉＯ2 膜のエッチング速度が複数のウ
エハ相互に異なっていると、ウエハ相互にエッチング量
も異なり、残されたＳｉＯ2 膜の膜厚にウエハ間でばら
つきが生ずる。
成後にその表面がエッチング雰囲気に晒される場合があ
る。例えばコンタクトホール底面の自然酸化膜を除去す
る場合等である。このときに、コンタクトホール以外の
領域に形成されているＳｉＯ 2 膜の表面もわずかにエッ
チングされる。ＳｉＯ2 膜のエッチング速度が複数のウ
エハ相互に異なっていると、ウエハ相互にエッチング量
も異なり、残されたＳｉＯ2 膜の膜厚にウエハ間でばら
つきが生ずる。
【００１３】このＳｉＯ2 膜を例えば薄膜トランジスタ
のゲート酸化膜に使用する場合には、ウエハ間でゲート
酸化膜の膜厚にばらつきが生じ、トランジスタ特性がば
らつくことになる。
のゲート酸化膜に使用する場合には、ウエハ間でゲート
酸化膜の膜厚にばらつきが生じ、トランジスタ特性がば
らつくことになる。
【００１４】例えば、膜厚１５ｎｍのゲート酸化膜を形
成し、コンタクト処理前にその表面を標準で２ｎｍの厚
さエッチングする場合を考える。減圧ＣＶＤ装置の最上
流側に配置したウエハと最下流側に配置したウエハとで
は、図４からエッチング量に約０．４６ｎｍの差が生ず
ることがわかる。すなわち、ゲート酸化膜の膜厚に、１
２．５４ｎｍ〜１３ｎｍの範囲でばらつきが生じる。Ｍ
ＯＳＦＥＴのオン電流はゲート酸化膜の膜厚に反比例す
るため、最上流と最下流に配置されたウエハ間でＭＯＳ
ＦＥＴのオン電流に約３．５％の差が生ずる。
成し、コンタクト処理前にその表面を標準で２ｎｍの厚
さエッチングする場合を考える。減圧ＣＶＤ装置の最上
流側に配置したウエハと最下流側に配置したウエハとで
は、図４からエッチング量に約０．４６ｎｍの差が生ず
ることがわかる。すなわち、ゲート酸化膜の膜厚に、１
２．５４ｎｍ〜１３ｎｍの範囲でばらつきが生じる。Ｍ
ＯＳＦＥＴのオン電流はゲート酸化膜の膜厚に反比例す
るため、最上流と最下流に配置されたウエハ間でＭＯＳ
ＦＥＴのオン電流に約３．５％の差が生ずる。
【００１５】また、微細ＭＯＳＦＥＴでは、ホットエレ
クトロン効果を抑制するために一般的にＬＤＤ構造が採
用される。ＬＤＤ構造を形成するために、ゲート電極の
側壁にサイドウォール絶縁部を形成し、ゲート電極とサ
イドウォール絶縁部とをマスクとしてイオン注入を行
う。その後、サリサイドプロセスによりソース／ドレイ
ン領域の表面をシリサイド化する。
クトロン効果を抑制するために一般的にＬＤＤ構造が採
用される。ＬＤＤ構造を形成するために、ゲート電極の
側壁にサイドウォール絶縁部を形成し、ゲート電極とサ
イドウォール絶縁部とをマスクとしてイオン注入を行
う。その後、サリサイドプロセスによりソース／ドレイ
ン領域の表面をシリサイド化する。
【００１６】シリサイド化する前にソース／ドレイン領
域表面の自然酸化膜を除去するために軽くＳｉＯ2 膜の
エッチングを行う。このとき、サイドウォール絶縁部の
表面も軽くエッチングされる。このエッチング量にウエ
ハ間でばらつきがあると、ＭＯＳＦＥＴの特性がウエハ
間でばらついてしまう。
域表面の自然酸化膜を除去するために軽くＳｉＯ2 膜の
エッチングを行う。このとき、サイドウォール絶縁部の
表面も軽くエッチングされる。このエッチング量にウエ
ハ間でばらつきがあると、ＭＯＳＦＥＴの特性がウエハ
間でばらついてしまう。
【００１７】本発明の目的は、複数のウエハ間で一定の
膜厚の薄膜を得ることができる半導体装置の製造方法を
提供することである。
膜厚の薄膜を得ることができる半導体装置の製造方法を
提供することである。
【００１８】
【課題を解決するための手段】本発明の一観点による
と、原料ガスが一端から供給され他端から排出されて、
内部に一方向のガス流を形成する容器内に、該ガス流の
方向に沿って複数の半導体基板を配置する工程と、前記
容器内に前記ガス流の方向に沿った温度分布を形成し、
前記容器内に原料ガスを供給して前記複数の半導体基板
の表面上に薄膜を形成する工程と、前記薄膜を少なくと
も一部の厚さだけエッチングする工程とを含み、前記複
数の半導体基板の表面上に形成された前記薄膜の前記エ
ッチング工程におけるエッチング速度が、前記薄膜を形
成する工程において前記複数の半導体基板がそれぞれ配
置される前記ガス流の方向に沿った位置に関して変動す
る分布を有し、前記薄膜を形成する工程における前記薄
膜の成長速度が成長温度によって異なり、前記温度分布
に基づいて前記薄膜の成長速度が前記ガス流の方向に沿
った位置に関して変動する分布を有し、前記薄膜を形成
する工程において、前記成長速度の分布の大小関係が前
記エッチング速度の分布の大小関係と同一の傾向を示す
ように、前記温度分布を形成する半導体装置の製造方法
が提供される。
と、原料ガスが一端から供給され他端から排出されて、
内部に一方向のガス流を形成する容器内に、該ガス流の
方向に沿って複数の半導体基板を配置する工程と、前記
容器内に前記ガス流の方向に沿った温度分布を形成し、
前記容器内に原料ガスを供給して前記複数の半導体基板
の表面上に薄膜を形成する工程と、前記薄膜を少なくと
も一部の厚さだけエッチングする工程とを含み、前記複
数の半導体基板の表面上に形成された前記薄膜の前記エ
ッチング工程におけるエッチング速度が、前記薄膜を形
成する工程において前記複数の半導体基板がそれぞれ配
置される前記ガス流の方向に沿った位置に関して変動す
る分布を有し、前記薄膜を形成する工程における前記薄
膜の成長速度が成長温度によって異なり、前記温度分布
に基づいて前記薄膜の成長速度が前記ガス流の方向に沿
った位置に関して変動する分布を有し、前記薄膜を形成
する工程において、前記成長速度の分布の大小関係が前
記エッチング速度の分布の大小関係と同一の傾向を示す
ように、前記温度分布を形成する半導体装置の製造方法
が提供される。
【００１９】本発明の他の観点によると、原料ガスが一
端から供給され他端から排出されて、内部に一方向のガ
ス流を形成する容器内に、該ガス流の方向に沿って複数
の半導体基板を配置する工程と、前記容器内に前記ガス
流の方向に沿った温度分布を形成し、前記容器内に原料
ガスを供給して前記複数の半導体基板の表面上に下流側
ほどエッチング速度の大きい薄膜を下流側ほど厚く形成
する工程と、前記薄膜を少なくとも一部の厚さだけエッ
チングする工程とを含む半導体装置の製造方法が提供さ
れる。
端から供給され他端から排出されて、内部に一方向のガ
ス流を形成する容器内に、該ガス流の方向に沿って複数
の半導体基板を配置する工程と、前記容器内に前記ガス
流の方向に沿った温度分布を形成し、前記容器内に原料
ガスを供給して前記複数の半導体基板の表面上に下流側
ほどエッチング速度の大きい薄膜を下流側ほど厚く形成
する工程と、前記薄膜を少なくとも一部の厚さだけエッ
チングする工程とを含む半導体装置の製造方法が提供さ
れる。
【００２０】本発明の他の観点によると、複数の半導体
基板の表面上に薄膜を形成する工程と、前記複数の半導
体基板について同一条件で、前記複数の半導体基板の表
面上に形成された薄膜の少なくとも一部の領域を、一部
の厚さだけエッチングする工程とを含み、前記エッチン
グ工程における前記薄膜のエッチング速度が、前記複数
の半導体基板相互に異なり、前記薄膜を形成する工程に
おいて、前記エッチング工程後に残された前記薄膜の厚
さが前記複数の半導体基板相互にほぼ等しくなるなるよ
うに、前記複数の半導体基板に相互に異なる厚さの薄膜
を形成する半導体装置の製造方法が提供される。
基板の表面上に薄膜を形成する工程と、前記複数の半導
体基板について同一条件で、前記複数の半導体基板の表
面上に形成された薄膜の少なくとも一部の領域を、一部
の厚さだけエッチングする工程とを含み、前記エッチン
グ工程における前記薄膜のエッチング速度が、前記複数
の半導体基板相互に異なり、前記薄膜を形成する工程に
おいて、前記エッチング工程後に残された前記薄膜の厚
さが前記複数の半導体基板相互にほぼ等しくなるなるよ
うに、前記複数の半導体基板に相互に異なる厚さの薄膜
を形成する半導体装置の製造方法が提供される。
【００２１】
【作用】エッチング速度分布の大小関係と成長速度分布
の大小関係とが同一の傾向を示すように薄膜の成長温度
分布を形成すると、エッチング速度の大きい薄膜がエッ
チング速度の小さい薄膜よりも相対的に厚く形成され
る。これらの薄膜を同一条件でエッチングすると、エッ
チング速度の大きな薄膜がより厚くエッチングされる。
の大小関係とが同一の傾向を示すように薄膜の成長温度
分布を形成すると、エッチング速度の大きい薄膜がエッ
チング速度の小さい薄膜よりも相対的に厚く形成され
る。これらの薄膜を同一条件でエッチングすると、エッ
チング速度の大きな薄膜がより厚くエッチングされる。
【００２２】エッチング速度の大きな薄膜が予め相対的
に厚く形成されているため、エッチング前の膜厚が相互
に等しい場合に比べて、エッチング後に残される薄膜の
厚さを均一にすることができる。
に厚く形成されているため、エッチング前の膜厚が相互
に等しい場合に比べて、エッチング後に残される薄膜の
厚さを均一にすることができる。
【００２３】
【実施例】図１は、本発明の実施例で用いた減圧ＣＶＤ
装置の概略断面図を示す。減圧ＣＶＤ装置の構成は従来
の技術において説明したものと同様であるため、ここで
は説明を省略する。ヒータ６の長さは約１２０ｃｍ、容
器１の内径は２０ｃｍ、使用したウエハの直径は６イン
チ、ウエハを配置するピッチは１３ｍｍである。
装置の概略断面図を示す。減圧ＣＶＤ装置の構成は従来
の技術において説明したものと同様であるため、ここで
は説明を省略する。ヒータ６の長さは約１２０ｃｍ、容
器１の内径は２０ｃｍ、使用したウエハの直径は６イン
チ、ウエハを配置するピッチは１３ｍｍである。
【００２４】本願発明者は、図１の気相成長装置を用い
て形成したＳｉＯ2 膜のエッチング速度が、成長温度に
はほとんど依存せず、ガス流量比のみに大きく依存する
ことを見いだした。
て形成したＳｉＯ2 膜のエッチング速度が、成長温度に
はほとんど依存せず、ガス流量比のみに大きく依存する
ことを見いだした。
【００２５】図２（Ａ）は、ＳｉＯ2 膜のエッチング速
度の成長温度依存性を示す。横軸は成長温度を単位℃で
表し、縦軸はＳｉＯ2 膜のエッチング速度を単位ｎｍ／
分で表す。測定に使用したウエハは、容器１の中央に配
置したものであり、原料ガスとしてＳｉＨ4 とＮ2 Ｏガ
スを用い、ＳｉＨ4 のガス流量を５０ｓｃｃｍ、ＳｉＨ
4 に対するＮ2 Ｏガスの流量比を５０とした。以下、Ｓ
ｉＨ4 に対するＮ2 Ｏガスの流量比を単に「ガス流量
比」と記す。ＳｉＯ2 膜のエッチングは、濃度１％の弗
酸水溶液を使用して室温で行った。なお、図２（Ｂ）、
図３及び図４に示すグラフにおいても、同一のエッチャ
ントを用いた。図２（Ａ）に示すように、成長温度を７
２５℃から８００℃まで変化させてもエッチング速度は
ほとんど変化せず、約１４ｎｍ／分となる。
度の成長温度依存性を示す。横軸は成長温度を単位℃で
表し、縦軸はＳｉＯ2 膜のエッチング速度を単位ｎｍ／
分で表す。測定に使用したウエハは、容器１の中央に配
置したものであり、原料ガスとしてＳｉＨ4 とＮ2 Ｏガ
スを用い、ＳｉＨ4 のガス流量を５０ｓｃｃｍ、ＳｉＨ
4 に対するＮ2 Ｏガスの流量比を５０とした。以下、Ｓ
ｉＨ4 に対するＮ2 Ｏガスの流量比を単に「ガス流量
比」と記す。ＳｉＯ2 膜のエッチングは、濃度１％の弗
酸水溶液を使用して室温で行った。なお、図２（Ｂ）、
図３及び図４に示すグラフにおいても、同一のエッチャ
ントを用いた。図２（Ａ）に示すように、成長温度を７
２５℃から８００℃まで変化させてもエッチング速度は
ほとんど変化せず、約１４ｎｍ／分となる。
【００２６】図２（Ｂ）は、ＳｉＯ2 膜のエッチング速
度のガス流量比依存性を示す。横軸はガス流量比を表
し、縦軸はエッチング速度を単位ｎｍ／分で表す。測定
に使用したウエハは、容器１の中央に配置したものであ
り、成長温度を８００℃、ＳｉＨ4 のガス流量を５０ｓ
ｃｃｍとした。ガス流量比が１０のときエッチング速度
は約５ｎｍ／分であり、ガス流量比を増加させるとエッ
チング速度も増加する。
度のガス流量比依存性を示す。横軸はガス流量比を表
し、縦軸はエッチング速度を単位ｎｍ／分で表す。測定
に使用したウエハは、容器１の中央に配置したものであ
り、成長温度を８００℃、ＳｉＨ4 のガス流量を５０ｓ
ｃｃｍとした。ガス流量比が１０のときエッチング速度
は約５ｎｍ／分であり、ガス流量比を増加させるとエッ
チング速度も増加する。
【００２７】図２（Ｂ）に示すエッチング速度のガス流
量比依存性から、図４に示すウエハ配置位置によるエッ
チング速度の変動を以下のように説明することができ
る。ＳｉＯ2 膜形成時に、ＳｉＨ4 とＮ2 Ｏは１：２の
割合で消費される。最上流におけるガス流量比は３０〜
１００程度であり、ＳｉＨ4 に比べてＮ2 Ｏが余分に供
給されている。Ｎ2 ＯがＳｉＨ4 に比べて分解しにくい
ため、Ｎ2 Ｏの供給量を相対的に多くする必要があるか
らである。
量比依存性から、図４に示すウエハ配置位置によるエッ
チング速度の変動を以下のように説明することができ
る。ＳｉＯ2 膜形成時に、ＳｉＨ4 とＮ2 Ｏは１：２の
割合で消費される。最上流におけるガス流量比は３０〜
１００程度であり、ＳｉＨ4 に比べてＮ2 Ｏが余分に供
給されている。Ｎ2 ＯがＳｉＨ4 に比べて分解しにくい
ため、Ｎ2 Ｏの供給量を相対的に多くする必要があるか
らである。
【００２８】ＳｉＯ2 膜形成時に原料ガスが消費される
割合は、Ｎ2 ＯよりもＳｉＨ4 の方が多いため、下流に
なるに従って実質的なガス流量比が大きくなる。図２
（Ｂ）から、ガス流量比が大きくなるとエッチング速度
が大きくなることがわかる。このため、図４に示すよう
に、上流側よりも下流側においてエッチング速度が大き
くなっているものと考えられる。
割合は、Ｎ2 ＯよりもＳｉＨ4 の方が多いため、下流に
なるに従って実質的なガス流量比が大きくなる。図２
（Ｂ）から、ガス流量比が大きくなるとエッチング速度
が大きくなることがわかる。このため、図４に示すよう
に、上流側よりも下流側においてエッチング速度が大き
くなっているものと考えられる。
【００２９】図３は、ＳｉＯ2 膜の成長速度の成長温度
依存性を示す。横軸は成長温度を単位℃で表し、縦軸は
ＳｉＯ2 膜の成長速度を単位ｎｍ／分で表す。測定に使
用したウエハは、容器１の中央に配置したものであり、
ガス流量比を５０とした。成長速度は成長温度の増加と
ともに増加している。
依存性を示す。横軸は成長温度を単位℃で表し、縦軸は
ＳｉＯ2 膜の成長速度を単位ｎｍ／分で表す。測定に使
用したウエハは、容器１の中央に配置したものであり、
ガス流量比を５０とした。成長速度は成長温度の増加と
ともに増加している。
【００３０】ＳｉＯ2 膜を形成し、その後表面層をエッ
チングして一部のＳｉＯ2 膜を残す場合に、残されたＳ
ｉＯ2 膜の膜厚をウエハ間で一定にするためには、Ｓｉ
Ｏ2膜のエッチング速度の速いウエハにおいて予め相対
的に厚いＳｉＯ2 膜を形成しておけばよい。図３及び図
４から、容器の下流側において成長温度を相対的に高く
しておけばよいことがわかる。
チングして一部のＳｉＯ2 膜を残す場合に、残されたＳ
ｉＯ2 膜の膜厚をウエハ間で一定にするためには、Ｓｉ
Ｏ2膜のエッチング速度の速いウエハにおいて予め相対
的に厚いＳｉＯ2 膜を形成しておけばよい。図３及び図
４から、容器の下流側において成長温度を相対的に高く
しておけばよいことがわかる。
【００３１】なお、成長速度はガス流量比にも依存し、
流量比の小さい上流側よりも流量比の大きい下流側にお
いて成長速度が小さくなる傾向がある。従って、まずガ
ス流量比の増加による成長速度の低下分を補うために、
下流側の成長温度を相対的に高くする。下流側の成長温
度を上流側の成長温度よりもさらに高くすることによ
り、下流側の成長速度を上流側の成長速度よりも大きく
することができる。
流量比の小さい上流側よりも流量比の大きい下流側にお
いて成長速度が小さくなる傾向がある。従って、まずガ
ス流量比の増加による成長速度の低下分を補うために、
下流側の成長温度を相対的に高くする。下流側の成長温
度を上流側の成長温度よりもさらに高くすることによ
り、下流側の成長速度を上流側の成長速度よりも大きく
することができる。
【００３２】次に、上記実施例を半導体装置の製造に適
用した場合を説明する。図５は、薄膜トランジスタの断
面図を示す。以下、図５に示す薄膜トランジスタの製造
方法を説明する。絶縁層１０の表面上にポリシリコンか
らなるソース領域１１Ｓ及びドレイン領域１１Ｄを形成
する。例えばＳｉＨ4 を原料ガスとしたＣＶＤによりポ
リシリコン膜を堆積し、このポリシリコン膜に不純物を
添加して導電性を付与し、その後パターニングしてソー
ス／ドレイン領域を形成する。
用した場合を説明する。図５は、薄膜トランジスタの断
面図を示す。以下、図５に示す薄膜トランジスタの製造
方法を説明する。絶縁層１０の表面上にポリシリコンか
らなるソース領域１１Ｓ及びドレイン領域１１Ｄを形成
する。例えばＳｉＨ4 を原料ガスとしたＣＶＤによりポ
リシリコン膜を堆積し、このポリシリコン膜に不純物を
添加して導電性を付与し、その後パターニングしてソー
ス／ドレイン領域を形成する。
【００３３】次に、ソース領域１１Ｓ、ドレイン領域１
１Ｄ及び絶縁層１０の表面を覆うように層間絶縁膜１２
を形成する。層間絶縁膜１２は、例えばＳｉＨ4 とＮ2
Ｏガスを原料ガスとしたＣＶＤによりＳｉＯ2 膜を堆積
して形成する。
１Ｄ及び絶縁層１０の表面を覆うように層間絶縁膜１２
を形成する。層間絶縁膜１２は、例えばＳｉＨ4 とＮ2
Ｏガスを原料ガスとしたＣＶＤによりＳｉＯ2 膜を堆積
して形成する。
【００３４】層間絶縁膜１２の表面上の、ソース領域１
１Ｓとドレイン領域１１Ｄの間の領域に、ポリシリコン
からなるゲート電極１３を形成する。ゲート電極１３
は、例えば層間絶縁膜１２の表面上にポリシリコン膜を
堆積し、不純物を添加して導電性を付与し、その後パタ
ーニングして形成する。
１Ｓとドレイン領域１１Ｄの間の領域に、ポリシリコン
からなるゲート電極１３を形成する。ゲート電極１３
は、例えば層間絶縁膜１２の表面上にポリシリコン膜を
堆積し、不純物を添加して導電性を付与し、その後パタ
ーニングして形成する。
【００３５】ゲート電極１３及び層間絶縁膜１２の表面
を覆うようにゲート酸化膜１４を形成する。ゲート酸化
膜１４は、図１に示す減圧ＣＶＤ装置を用い、容器１の
下流側における成長速度が上流側における成長速度より
も大きくなるように容器１内に温度分布を形成して成長
させる。
を覆うようにゲート酸化膜１４を形成する。ゲート酸化
膜１４は、図１に示す減圧ＣＶＤ装置を用い、容器１の
下流側における成長速度が上流側における成長速度より
も大きくなるように容器１内に温度分布を形成して成長
させる。
【００３６】ゲート酸化膜１４及び層間絶縁膜１２を部
分的にエッチングし、ソース領域１１Ｓ及びドレイン領
域１１Ｄに対応する一部の領域にコンタクトホールを形
成する。このとき、コンタクトホールを形成しない領域
をレジストパターンで覆っておく。コンタクトホール形
成後、レジストパターンを除去する。レジストパターン
除去時に基板表面が大気に晒されるため、コンタクトホ
ール底面に露出したソース領域１１Ｓ及びドレイン領域
１１Ｄの表面に自然酸化膜が形成される。
分的にエッチングし、ソース領域１１Ｓ及びドレイン領
域１１Ｄに対応する一部の領域にコンタクトホールを形
成する。このとき、コンタクトホールを形成しない領域
をレジストパターンで覆っておく。コンタクトホール形
成後、レジストパターンを除去する。レジストパターン
除去時に基板表面が大気に晒されるため、コンタクトホ
ール底面に露出したソース領域１１Ｓ及びドレイン領域
１１Ｄの表面に自然酸化膜が形成される。
【００３７】チャネル層１５を形成する前に、自然酸化
膜を除去するために基板表面を軽くエッチングする。こ
のとき、ゲート酸化膜１４の表面も軽くエッチングされ
る。次に、ソース領域１１Ｓからゲート電極１３の上を
通ってドレイン領域１１Ｄに達するチャネル層１５を形
成する。チャネル層１５は、例えばＳｉＨ4 を原料ガス
としたＣＶＤによりポリシリコン膜を堆積し、その後パ
ターニングして形成する。
膜を除去するために基板表面を軽くエッチングする。こ
のとき、ゲート酸化膜１４の表面も軽くエッチングされ
る。次に、ソース領域１１Ｓからゲート電極１３の上を
通ってドレイン領域１１Ｄに達するチャネル層１５を形
成する。チャネル層１５は、例えばＳｉＨ4 を原料ガス
としたＣＶＤによりポリシリコン膜を堆積し、その後パ
ターニングして形成する。
【００３８】ゲート酸化膜１４を形成する際に容器１の
下流側に配置されたウエハ上に成長させる酸化膜は、上
流側に配置されたウエハ上に成長させる酸化膜に比べて
エッチング速度が相対的に大きい性質を有する。このた
め、コンタクトホール底面の自然酸化膜除去工程で、下
流側ウエハ上のゲート酸化膜１４の表面が相対的に厚く
エッチングされる。
下流側に配置されたウエハ上に成長させる酸化膜は、上
流側に配置されたウエハ上に成長させる酸化膜に比べて
エッチング速度が相対的に大きい性質を有する。このた
め、コンタクトホール底面の自然酸化膜除去工程で、下
流側ウエハ上のゲート酸化膜１４の表面が相対的に厚く
エッチングされる。
【００３９】ゲート酸化膜１４を堆積する工程では、下
流側のウエハに相対的に厚い膜を形成している。下流側
と上流側のウエハにおける膜厚の差を、自然酸化膜のエ
ッチング工程でエッチングされる厚さの差と同等にして
おくことにより、自然酸化膜のエッチング工程後に残さ
れたゲート酸化膜１４の厚さをウエハ相互にほぼ等しく
することができる。
流側のウエハに相対的に厚い膜を形成している。下流側
と上流側のウエハにおける膜厚の差を、自然酸化膜のエ
ッチング工程でエッチングされる厚さの差と同等にして
おくことにより、自然酸化膜のエッチング工程後に残さ
れたゲート酸化膜１４の厚さをウエハ相互にほぼ等しく
することができる。
【００４０】ゲート酸化膜の屈折率をエリプソメトリに
より測定したところ、ゲート酸化膜成長工程で容器内に
配置された位置によらず複数のウエハにおいてほぼ同程
度であった。このことから、ゲート酸化膜の誘電率もウ
エハ相互にほぼ等しいと考えることができる。ゲート酸
化膜の誘電率と膜厚が等しければ、ＭＯＳＦＥＴの特性
はほぼ等しくなる。従って、上記実施例による方法を用
いると、複数のウエハにほぼ同等の特性を有する薄膜ト
ランジスタを形成することができる。
より測定したところ、ゲート酸化膜成長工程で容器内に
配置された位置によらず複数のウエハにおいてほぼ同程
度であった。このことから、ゲート酸化膜の誘電率もウ
エハ相互にほぼ等しいと考えることができる。ゲート酸
化膜の誘電率と膜厚が等しければ、ＭＯＳＦＥＴの特性
はほぼ等しくなる。従って、上記実施例による方法を用
いると、複数のウエハにほぼ同等の特性を有する薄膜ト
ランジスタを形成することができる。
【００４１】次に、上記実施例をＬＤＤ構造のＭＯＳＦ
ＥＴの製造に適用した例を説明する。図６（Ａ）及び
（Ｂ）は、ＬＤＤ構造のＭＯＳＦＥＴのドレイン領域及
びゲート電極の断面図を示す。以下、図６（Ａ）及び
（Ｂ）に共通した製造方法を説明する。
ＥＴの製造に適用した例を説明する。図６（Ａ）及び
（Ｂ）は、ＬＤＤ構造のＭＯＳＦＥＴのドレイン領域及
びゲート電極の断面図を示す。以下、図６（Ａ）及び
（Ｂ）に共通した製造方法を説明する。
【００４２】シリコン基板２０の表面に、フィールド酸
化膜２１を形成しシリコン表面が露出した活性領域を画
定する。シリコン基板２０の表面を熱酸化し、この酸化
膜の上にＣＶＤによりポリシリコン膜を形成する。この
ポリシリコン膜及び熱酸化膜をパターニングしてゲート
酸化膜２２及びゲート電極２３を形成する。
化膜２１を形成しシリコン表面が露出した活性領域を画
定する。シリコン基板２０の表面を熱酸化し、この酸化
膜の上にＣＶＤによりポリシリコン膜を形成する。この
ポリシリコン膜及び熱酸化膜をパターニングしてゲート
酸化膜２２及びゲート電極２３を形成する。
【００４３】ゲート電極２３をマスクとしてイオン注入
を行い、低濃度イオン注入領域２４を形成する。次に、
基板全面にＳｉＯ2 膜を等方的に堆積し、その後異方性
エッチングを行うことにより、ゲート電極２３の側壁に
サイドウォール絶縁部２５を形成する。サイドウォール
絶縁部２５の横方向の厚さは、等方的に成長させたＳｉ
Ｏ2 膜の厚さにほぼ等しくなる。
を行い、低濃度イオン注入領域２４を形成する。次に、
基板全面にＳｉＯ2 膜を等方的に堆積し、その後異方性
エッチングを行うことにより、ゲート電極２３の側壁に
サイドウォール絶縁部２５を形成する。サイドウォール
絶縁部２５の横方向の厚さは、等方的に成長させたＳｉ
Ｏ2 膜の厚さにほぼ等しくなる。
【００４４】ゲート電極２３及びサイドウォール絶縁部
２５をマスクとてイオン注入を行い、高濃度イオン注入
領域２６を形成する。このようにして低濃度イオン注入
領域２４及び高濃度イオン注入領域２６から構成される
ＬＤＤ構造のドレイン領域が形成される。
２５をマスクとてイオン注入を行い、高濃度イオン注入
領域２６を形成する。このようにして低濃度イオン注入
領域２４及び高濃度イオン注入領域２６から構成される
ＬＤＤ構造のドレイン領域が形成される。
【００４５】次に、ＳｉＯ2 をエッチングするエッチャ
ントで基板表面を軽くエッチングしてシリコン基板２０
の表面の自然酸化膜を除去する。このとき、サイドウォ
ール絶縁部２５の表面もわずかにエッチングされる。ス
パッタにより基板全面に高融点金属膜を形成し熱処理を
行うことにより、高濃度イオン注入領域２６の表面をシ
リサイド化して、高融点金属シリサイド層２７を形成す
る。
ントで基板表面を軽くエッチングしてシリコン基板２０
の表面の自然酸化膜を除去する。このとき、サイドウォ
ール絶縁部２５の表面もわずかにエッチングされる。ス
パッタにより基板全面に高融点金属膜を形成し熱処理を
行うことにより、高濃度イオン注入領域２６の表面をシ
リサイド化して、高融点金属シリサイド層２７を形成す
る。
【００４６】サイドウォール絶縁部２５を形成するため
のＳｉＯ2 膜を、複数のウエハにおいて相互に等しい厚
さだけ形成した場合を考える。サイドウォール絶縁部２
５を構成するＳｉＯ2 のエッチング速度がウエハ相互に
異なると、自然酸化膜除去時のサイドウォール絶縁部２
５のエッチング量がウエハ相互に異なる。このため、サ
イドウォール絶縁部２５の横方向の厚さもウエハ相互に
異なることになる。
のＳｉＯ2 膜を、複数のウエハにおいて相互に等しい厚
さだけ形成した場合を考える。サイドウォール絶縁部２
５を構成するＳｉＯ2 のエッチング速度がウエハ相互に
異なると、自然酸化膜除去時のサイドウォール絶縁部２
５のエッチング量がウエハ相互に異なる。このため、サ
イドウォール絶縁部２５の横方向の厚さもウエハ相互に
異なることになる。
【００４７】高融点金属スパッタ前のサイドウォール絶
縁部２５の横方向の厚さがウエハ相互に異なるため、シ
リサイド層２７の端部とゲート電極２３の端部との間隔
がウエハ相互に異なる。図６（Ａ）及び（Ｂ）は、それ
ぞれサイドウォール絶縁部２５のエッチング速度が相対
的に遅い場合及び速い場合を示している。このように、
ゲート電極２３の端部からシリサイド層２７の端部まで
の距離にばらつきが生じるため、ＭＯＳＦＥＴの特性に
もばらつきが生ずる。
縁部２５の横方向の厚さがウエハ相互に異なるため、シ
リサイド層２７の端部とゲート電極２３の端部との間隔
がウエハ相互に異なる。図６（Ａ）及び（Ｂ）は、それ
ぞれサイドウォール絶縁部２５のエッチング速度が相対
的に遅い場合及び速い場合を示している。このように、
ゲート電極２３の端部からシリサイド層２７の端部まで
の距離にばらつきが生じるため、ＭＯＳＦＥＴの特性に
もばらつきが生ずる。
【００４８】これに対し、本発明の実施例によると、Ｓ
ｉＯ2 のエッチング速度の大きいウエハには、相対的に
厚いＳｉＯ2 膜を形成するため、自然酸化膜除去工程後
に残されるサイドウォール絶縁部２５の横方向の厚さを
ウエハ相互にほぼ等しくすることができる。このため、
ＭＯＳＦＥＴの特性のウエハ間のばらつきを抑制するこ
とができる。
ｉＯ2 のエッチング速度の大きいウエハには、相対的に
厚いＳｉＯ2 膜を形成するため、自然酸化膜除去工程後
に残されるサイドウォール絶縁部２５の横方向の厚さを
ウエハ相互にほぼ等しくすることができる。このため、
ＭＯＳＦＥＴの特性のウエハ間のばらつきを抑制するこ
とができる。
【００４９】上記実施例では、ＳｉＯ2 膜を形成する原
料ガスとしてＳｉＨ4 とＮ2 Ｏガスを用いる場合を説明
したが、上記実施例はその他の原料ガスを用いる場合に
も適用可能である。例えば、シリコン原料としてジシラ
ン（Ｓｉ2 Ｈ6 ）、酸素原料として一酸化窒素（ＮＯ）
等を使用してもよい。
料ガスとしてＳｉＨ4 とＮ2 Ｏガスを用いる場合を説明
したが、上記実施例はその他の原料ガスを用いる場合に
も適用可能である。例えば、シリコン原料としてジシラ
ン（Ｓｉ2 Ｈ6 ）、酸素原料として一酸化窒素（ＮＯ）
等を使用してもよい。
【００５０】また、上記実施例では、薄膜としてＳｉＯ
2 膜を形成する場合を説明したが、その他の薄膜を形成
する場合にも適用可能である。一般的に、ウエハ表面上
に形成した薄膜のエッチング速度にウエハ間のばらつき
があり、エッチング速度と薄膜の成長速度に一定の関係
がある場合には、上記実施例と同様の方法が適用可能で
ある。
2 膜を形成する場合を説明したが、その他の薄膜を形成
する場合にも適用可能である。一般的に、ウエハ表面上
に形成した薄膜のエッチング速度にウエハ間のばらつき
があり、エッチング速度と薄膜の成長速度に一定の関係
がある場合には、上記実施例と同様の方法が適用可能で
ある。
【００５１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
ウエハ表面に形成される薄膜のエッチング後の厚さのウ
エハ間のばらつきを抑制することができる。これによ
り、ウエハ上に形成される半導体素子の特性のウエハ間
のばらつきを抑制することが可能になる。
ウエハ表面に形成される薄膜のエッチング後の厚さのウ
エハ間のばらつきを抑制することができる。これによ
り、ウエハ上に形成される半導体素子の特性のウエハ間
のばらつきを抑制することが可能になる。
【図１】減圧ＣＶＤ装置の概略断面図である。
【図２】ＳｉＯ2 膜のエッチング速度の成長温度依存性
及びガス流量比依存性を示すグラフである。
及びガス流量比依存性を示すグラフである。
【図３】ＳｉＯ2 膜の成長速度の成長温度依存性を示す
グラフである。
グラフである。
【図４】図１に示す減圧ＣＶＤ装置を用いて形成された
ＳｉＯ2 膜のエッチング速度の、成長装置内のウエハ配
置位置依存性を示すグラフである。
ＳｉＯ2 膜のエッチング速度の、成長装置内のウエハ配
置位置依存性を示すグラフである。
【図５】薄膜トランジスタの断面図である。
【図６】ＬＤＤ構造のＭＯＳＦＥＴのゲート電極及びド
レイン領域を示す断面図である。
レイン領域を示す断面図である。
１ 石英容器 ２ フランジ ３ ガス供給管 ４ 流量調節バルブ ５ ガス排出管 ６ ヒータ ７ ウエハ １０ 絶縁層 １１Ｓ ソース領域 １１Ｄ ドレイン領域 １２ 層間絶縁膜 １３ ゲート電極 １４ ゲート酸化膜 １５ チャネル層 ２０ シリコン基板 ２１ フィールド酸化膜 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ 低濃度イオン注入領域 ２５ サイドウォール絶縁部 ２６ 高濃度イオン注入領域 ２７ 高融点金属シリサイド層
Claims (3)
- 【請求項１】 原料ガスが一端から供給され他端から排
出されて、内部に一方向のガス流を形成する容器内に、
該ガス流の方向に沿って複数の半導体基板を配置する工
程と、 前記容器内に前記ガス流の方向に沿った温度分布を形成
し、前記容器内に原料ガスを供給して前記複数の半導体
基板の表面上に薄膜を形成する工程と、 前記薄膜を少なくとも一部の厚さだけエッチングする工
程とを含み、 前記複数の半導体基板の表面上に形成された前記薄膜の
前記エッチング工程におけるエッチング速度が、前記薄
膜を形成する工程において前記複数の半導体基板がそれ
ぞれ配置される前記ガス流の方向に沿った位置に関して
変動する分布を有し、 前記薄膜を形成する工程における前記薄膜の成長速度が
成長温度によって異なり、前記温度分布に基づいて前記
薄膜の成長速度が前記ガス流の方向に沿った位置に関し
て変動する分布を有し、前記薄膜を形成する工程におい
て、前記成長速度の分布の大小関係が前記エッチング速
度の分布の大小関係と同一の傾向を示すように、前記温
度分布を形成する半導体装置の製造方法。 - 【請求項２】 原料ガスが一端から供給され他端から排
出されて、内部に一方向のガス流を形成する容器内に、
該ガス流の方向に沿って複数の半導体基板を配置する工
程と、 前記容器内に前記ガス流の方向に沿った温度分布を形成
し、前記容器内に原料ガスを供給して前記複数の半導体
基板の表面上に下流側ほどエッチング速度の大きい薄膜
を下流側ほど厚く形成する工程と、 前記薄膜を少なくとも一部の厚さだけエッチングする工
程とを含む半導体装置の製造方法。 - 【請求項３】 複数の半導体基板の表面上に薄膜を形成
する工程と、 前記複数の半導体基板について同一条件で、前記複数の
半導体基板の表面上に形成された薄膜の少なくとも一部
の領域を、一部の厚さだけエッチングする工程とを含
み、 前記エッチング工程における前記薄膜のエッチング速度
が、前記複数の半導体基板相互に異なり、前記薄膜を形
成する工程において、前記エッチング工程後に残された
前記薄膜の厚さが前記複数の半導体基板相互にほぼ等し
くなるなるように、前記複数の半導体基板に相互に異な
る厚さの薄膜を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19524395A JPH0945681A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19524395A JPH0945681A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945681A true JPH0945681A (ja) | 1997-02-14 |
Family
ID=16337881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19524395A Withdrawn JPH0945681A (ja) | 1995-07-31 | 1995-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220430A (ja) * | 2013-05-09 | 2014-11-20 | 東京エレクトロン株式会社 | 基板処理方法、プログラム、制御装置、成膜装置及び基板処理システム |
| CN111886679A (zh) * | 2018-03-20 | 2020-11-03 | 株式会社国际电气 | 半导体装置的制造方法、基板处理装置以及程序 |
-
1995
- 1995-07-31 JP JP19524395A patent/JPH0945681A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220430A (ja) * | 2013-05-09 | 2014-11-20 | 東京エレクトロン株式会社 | 基板処理方法、プログラム、制御装置、成膜装置及び基板処理システム |
| CN111886679A (zh) * | 2018-03-20 | 2020-11-03 | 株式会社国际电气 | 半导体装置的制造方法、基板处理装置以及程序 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0036573B1 (en) | Method for making a polysilicon conductor structure | |
| JP4102072B2 (ja) | 半導体装置 | |
| JP2001257208A (ja) | 半導体装置のゲート絶縁膜形成方法 | |
| JP2002198526A (ja) | 半導体装置の製造方法 | |
| WO2001041544A2 (en) | Deposition of gate stacks including silicon germanium layers | |
| US5700699A (en) | Method for fabricating a polycrystal silicon thin film transistor | |
| US6818533B2 (en) | Epitaxial plasma enhanced chemical vapor deposition (PECVD) method providing epitaxial layer with attenuated defects | |
| JP2004022991A (ja) | 半導体装置の製造方法 | |
| JP4441109B2 (ja) | 半導体装置の製造方法 | |
| KR100376111B1 (ko) | 반도체장치의제조방법및티탄막의형성방법 | |
| JP4224044B2 (ja) | 半導体装置の製造方法 | |
| JPH0945681A (ja) | 半導体装置の製造方法 | |
| US6355582B1 (en) | Silicon nitride film formation method | |
| JP4154471B2 (ja) | 半導体装置の製造方法 | |
| JP2847645B2 (ja) | 半導体集積回路素子の製造方法及び半導体素子のチタニウムシリサイド形成装置 | |
| JP2004319814A (ja) | 半導体装置及びその製造方法 | |
| JP2008235397A (ja) | 半導体装置の製造方法 | |
| KR20040107387A (ko) | 질화막의 막질 개선 방법 및 반도체 장치의 제조 방법 | |
| US5712176A (en) | Doping of silicon layers | |
| JP3631279B2 (ja) | 半導体装置の製造方法 | |
| KR950007671B1 (ko) | 텅스텐 박막의 증착방법 | |
| JP2005064403A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH02181918A (ja) | 半導体装置の製造方法 | |
| JP2685448B2 (ja) | 半導体装置の製造方法 | |
| JPH0778991A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |