KR950007671B1 - 텅스텐 박막의 증착방법 - Google Patents

텅스텐 박막의 증착방법 Download PDF

Info

Publication number
KR950007671B1
KR950007671B1 KR1019930005320A KR930005320A KR950007671B1 KR 950007671 B1 KR950007671 B1 KR 950007671B1 KR 1019930005320 A KR1019930005320 A KR 1019930005320A KR 930005320 A KR930005320 A KR 930005320A KR 950007671 B1 KR950007671 B1 KR 950007671B1
Authority
KR
South Korea
Prior art keywords
gas
thin film
tungsten thin
tungsten
sih
Prior art date
Application number
KR1019930005320A
Other languages
English (en)
Other versions
KR940021758A (ko
Inventor
김형준
손재현
Original Assignee
김형준
손재현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김형준, 손재현 filed Critical 김형준
Priority to KR1019930005320A priority Critical patent/KR950007671B1/ko
Publication of KR940021758A publication Critical patent/KR940021758A/ko
Application granted granted Critical
Publication of KR950007671B1 publication Critical patent/KR950007671B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

텅스텐 박막의 증착방법
제1도 (a) 내지 (c)는 본 발명에 따른 텅스텐 박막의 증착방법을 콘텍영역이 없는 절연막에서 설명하기 위한 제조공정도
제2도 (a) 및 (b)는 본 발명에 따른 텅스텐 박막의 증착방법을 콘택영역이 있는 절연막에서 설명하기 위한 제조공정도
제3도는 일반적인 MOSFET의 구조를 설명하기 위한 단면도
제4도는 (a)는 종래의 텅스텐 박막 증착방법을 설명하기 위한 제조공정도
제5도는 종래의 다른 텅스텐 박막의 증착방법을 설명하기 위한 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 3 : 절연막
5 : 콘택영역 7,9,10 : 텅스텐 박막
본 발명은 반도체 제조공정의 텅스텐 박막 증착방법에 관한 것으로, 특히 저압 화합증착법(LP CVD)을 이용하여 SiH4및 WF6가스의 공급을 주기적으로 단속함으로써 텅스텐 박막을 절연막상에 직접 형성시킬 수 있는 텅스텐 박막 증착방법에 관한 것이다
일반적으로 반도체 소자의 일종인 MOSFET는 제 3도에 도시한 바와같이 실리콘 기판(11)내의 소오스 영역(S)과 드레인 영역(D)을 가지고 또한 상기 실리콘 기판 (11)상부의 게이트 산화막(13)과 상기 게이트 산화막(13) 상부의 게이트 전극(15)을 가진다. 상기 게이트 전극(15)으로서는 인(P) 또는 붕소(b)가 도핑 (doping)된 다결정 실리콘(poIy-silicon)이 거의 독립적으로 이용되고 있다
그렇지만, 포화된 양의 인 또는 붕소가 도핑된 상기 폴리실리콘은 비저항이 금속의 그것에 비하여 100배 정도 높아 반도체 소자의 동작속도를 더 빠르게 개선하는데 한계가 있게 된다. 또한, 상기 폴리실리콘의 일함수(work furction)는 첨가된 불순물의 종류와 첨가된 량에 따라 변화할 분만 아니라, 미량의 불순물이 첨가된 실리콘 기판의 에너지 밴드갭의 가전자대 또는 전도대와 가까운 위치에 있게 된다.
따라서 상기 폴리실리콘은 NMOS 및 PMOS의 구조를 함께 가지는 CMOS 반도체 소자에 적용할 경우 N 또는 P형 실리콘 기판 각각의 에너지 밴드갭에 대하여 비대칭적인 일함수를 가지므로 N 또는 P형 MOSFET의 어느 한 소자에서는 채널 지역에 반대 극성의 불순물을 추가로 첨가함에 따라 채널이 게이트 표면으로 부터 깊은 곳에 형성되어 소자특성이 핀치 스루(pinch through)등으로 인하여 나빠지는 문제점이 있게 된다.
이에 따라 최근에는 스퍼터링법(sputtering) 또는 플라즈마 화학증착법 (plasma CVD)에 의하여 형성되는 내열금속의 텅스텐(W) 박막을 게이트 전극으로 이용하는 기술이 제안되었다(미국특허번호 제 4,648,175호,'87,3,10) .
이와같이 형성된 상기 텅스텐(W)은 비저항이 기존의 폴리실리콘에 비해 1/100로 낮고, 고온공정이 가능 할 뿐만 아니라, 일함수가 CMOS 구조를 갖는 N 또는 P형 실리콘의 에너지 밴드갭에 대하여 대칭적으로 작용한다.
따라서, N 또는 P형 MOSFET 소자에서는 각각의 채널 지역에 반대 극성을 갖는 불순물을 첨가할 필요가 없어 두 경우 모두 채널이 게이트 표면으로부터 접한 실리콘 영역에 형성되어 핀치스루등으로 인한 소자 특성의 열화 현상을 예방할 수 있다.
여기서, 상기 스퍼터링법은 물리적인 중착방법으로서, 비교적 높은 에너지를 갖는 DC 또는 RF(radio frequency) 방식의 전자기장으로 아르곤 가스를 이온화시킨 후 이온화된 아르곤 가스를 고체의 텅스텐 타겟에 충돌시키므로써 상기 텅스텐 타겟으로 방출되는 텅스텐 원자를 실리콘 미판 또는 실리콘 기판상의 산화막에 증착시키는 것을 특징으로 하고 있다.
그리고 상기 플라즈마 화학증착법은 화학적인 증착방법으로서, 비교적 높은 에너지를 갖는 RF 방식의 전자기장으로 진공반응기내에서이 방전을 생성시켜 상기 반응기내의 가스인 SiH4또는 WF7등의 원료가스의 분해를 촉진하므로써 텅스텐 원자를 실리콘 기판 또는 실리콘 기판상의 산화막에 증착시키는 것을 특징으로 하고 있다.
따라서, 상기 스퍼터링법 또는 플라즈마 화학증착법은 비교적 높은 에너지를 갖는 DC 또는 RF 전자기장에 의하여 진공반응기내에서 생성되는 방전으로 텅스텐 박막의 증착을 촉진시키므로 높은 에너지를 갖는 이온이 소자를 만들고자 하는 영역의 실리콘 기판을 불필요하게 충돌하게 된다
이에 따라 실리콘 기판에는 결정결함이 다량으로 생성되어 반도체 소자의 동작에 대한 신뢰성이 크게 저하될 뿐 아니라 고순도로 정제하기기 원천적으로 어려운 텅스텐 타켓으로 부터 오염되는 나트륨 또는 플라즈마에 의해 다량으로 분해되는 원료가스로 부터 생성되는 여분의 불소등 원하지 않는 불순물이 상기 증착된 텅스텐 박막내에 함유되므로 증착된 텅스텐 박막의 물성 특성이 좋지 않게 된다.
따라서, 상기 스퍼터링법 또는 플라즈마 화학증착법은 텅스텐 박막을 산화막등의 절연막상에 형성시킬 수 있으나 이미 기술한 여러가지 문제점에 의해 실용화되지 몫하고 있다.
한편, 통상적으로 실시되고 있는 저압 화학증착법(LP CVD)은 텅스텐 박막을 실리콘 기판 또는 금속층의 상부에만 증착시킬 수 있을 뿐 SiO2등의 절연막상에 중착시킬 수 없는 문제점을 갖고 있다(미국특허 번호 제 4,650,696호, '87,3.17).
그리고 최근에는 MOSFET 소자의 집적도가 증가함에 따라 절연막에 의해 서로 분리된 하층부와 상층부를 전기적으로 접속시켜 주기 위한 콘택영역은 그 폭이 작아지고 길이가 커지게 되는 미세구조를 갖게 되었다.
따라서, 상기와 같은 미세콘택 영역을 채우기 위하여 새로 고안된 방법으로는 선택적 증착방법과 부착층을 이용한 전면 증착법을 들 수 있다.
즉, 상기 선택적 증착방법은 제4도에 도시한 바와같이 텅스텐층(25)이 콘택영역이 실리콘 기판(21) 또는 금속층 예를들어 텅스텐층(22)에 증착되는 반면에 실리콘 기판상의 산화막(23)상에 증착되지 않는 것을 특징으로 한다.
그리고 부착층 예를들어 TIN 층을 이용한 전면 증착법은 제5도에 도시한 바와같이 콘택 영역의 실리콘 기판(21) (또는 텅스텐(22))과 산화막(23)상에 TiN(31)의 부착 충을 증착하고 상기 TiN 층의 상부에 텅스텐 박막(33)을 전면적으로 증착한 후 식각용마스크를 사용하지 않고 상기 텅스텐 박막(33)과 TiN(31)을 상기 절연막(23)상부에 형성된 상기 TiN층(31)의 두께까지 제거하여 상리 콘택 영역 내부에만 텅스텐 박막을 남게 하는 것을 특징으로 한다.
그러므로 상기 2개의 증착방법중 선택적 증착방법은 콘택영역 내부의 자연산화막으로 인하여 콘택영역의 전기적 특성 즉 접촉실패가 발생할 확률이 높고 현재 실용화되어 사용되고 있는 전면 증착법은 절연막상에 텅스텐 박막을 직접 증착시킬 수 없어 추가로 부착층을 이용하여야 하는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여 저압화학 증착공정을 이용하여 SiH4와 WF6가스의 공급을 주기적으로 단속함으로써 텅스텐 박막이 절연막의 상부에 직접형성될 수 있는 텅스텐 박막의 증착방법을 제공하고자 하는데 그 목적이 있다
본 발명은 상기한 목적을 달성하기 위하여 반도체 기판의 표면상에 절연막을 형성시킨 후 상기 반도체 기판을 저압화학증착(LP CVD)용 반응기의 내부로 투입하고 상기 반응기의 내부 온도를 300-1000℃, 압력을 10mTorr-1Torr로 하고 수소분위기에서 원료가스인 SiH4와 WF6의 흔합비율이 2 이하가 되도록 공급하여 상기 반도체 기판의 절연막 상부에 텅스텐 박막을 형성시킴을 포함하여 구성되는 반도체 제조방법에 있어서, 상기 원료가스의 공급이 하나의 가스를 일정하게 하고, 다른 가스를 주기적으로 단속하여 구성되는 텅스텐 박막의 제조방법에 관한 것이다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
먼저, 제1도(a)에 도시한 바와같이 통상의 방법에 의해 실리콘 기판을 세정하고 통상이 열산화법 또는 화학증착법(CVD)으로 절연막(3) 예를들어 산화막(SiO2), ONO, Si3N4를 세정된 상기 실리콘 기판(1)의 상부에 성장시킨다.
그리고나서, 제1도(b)에 도시한 바와같이 상기 절연막(3)이 형성된 실리콘 기관(1)을 저압화학증착(LPCVD)용 반응기의 내부로 투입한다
이때, 상기 반응기 내부의 온도가 300-1000℃이고, 압력이 10mTorr-1Torr 이며, 수소분위기에서 주입되는 원료가스인 SiH4또는 WF6의 비율이 2 이하로 되는 상태로 SiH4와 WF6가스중 어느 하나의 가스를 일정하게 공급하고 다른 가스를 반응기내에 일정기간동안 공급되고 일정기간동안 공급되지 않게 하는 단속적인 공급방식에 의해 텅스텐의 섬(island) 모양의 핵생성을 억제하고 층-층(layer by layer)형태의 핵생성을 유발시킴으로써 수십 Å정도의 얇은 두께로 텅스텐 박막(7)을 상기 산화막의 표면 전체에 완전히 증착 시킨다. 이때 상기 SiH4WF6가스중 어느 하나의 가스가 1-20초 간격으로 1회 이상의 주기를 가지면서 단속적으로주입될수 있다.
이를 좀더 상세히 언급하면, 상기 SiH4또는 WF6가스는 1회 주입되거나, 1회 이상의 동일한 주기로 주입되거나, 1회 이상의 서로 다른 주기로 주입되거나, 1회 이상의 동일한 주기와 1회 이상의 서로 다른 주기로 주입될 수 있다.
이후 제 1도(c)에 도시한 바와같이 통상의 LP CVD 공정으로 전환하여 상기 SiH4WF6가스가 연속적로 주입되도록 하면 이미 증착된 텅스텐 박막(7)의 상부에 형성되는 텅스텐 박막의 성장속도가 증가되어 원하는 두께의 텅스텐 박막(9)이 신속히 증가되지만, 보다 효과적인 텅스텐 박막 형성을 위해서는 상기한 바와같이 주기적인 단속공급이 바람직하다
이때 증착되는 텅스텐 박막(9)내의 스트레스를 줄이기 위하여 원료가스인 SiH4와 WP6의 비율을 다단계로 점차 감소시키는 것이 바람직하다.
한편, 제2도(a)에 도시한 바와같이 통상적인 방법에 의해 실리콘 기판(1) 또는 금속층 예를들어 텅스텐층(10)의 상부에 제1도(a)와 같은 절연막(3) 예를들어 산화막 (SiO2), PSG(Phosphosilicate glass) 또는 BPSG(borophospho silicate glass)를 형성한다. 이후 통상적인 사진식각법에 의해 콘택영역 (5)을 형성한다.
그리고 나서 제2도(b)에 도시한 바와같이 제1도(b) 및 (c)의 방법을 동일하게 실시하여 텅스텐 박막(7)(9)를 큰택영역의 실리콘 기판(1) 또는 텅스텐층(10)과 절연막(3)의 상부에 증착시킨다
지금까지 기술한 바와같이 본 발명은 통상의 LP CVD 공정을 이용하여 원료가스의 공급을 단속하므로써 텅스텐 박막을 절연막의 상부에 직접 증착시킬 수 있다
따라서, 본 발명은 폴리실리콘의 비저항보다 낮은 값을 갖는 텅스텐 박막을 게이트 전극으로 사용할 수 있어 CMOS DRAM 등의 MOSFET 동작속도를 개선시킬 수 있고, 알루미늄에 비하여 양호한 고온 공정성이 있는 상기 텅스텐 박막을 MOSFET의 소오스, 드레인을 콘택하는 배선재료로 사용할 수 있어 다층 배선구조를 보다 용이하게 형성시킬 수 있으며, 부착층 예를들어 TiN층의 증착공정을 생략할 수 있어 MOSFET의 제조공정을 단순화시킬 수 있는 효과가 있게 된다
또한, 본 발명은 플리실리콘층의 두께보다 얇은 두께를 갖는 텅스텐 박막의 게이트전극에 의해 게이트 전극에 형성되는 단차를 감소시킬 수 있는 효과가 있다
한편, 본 발명에 상기에 기술한 실시예에 한정되지 않음은 이 분야에 관련되어 통상의 지식을 가진자라면 당연히 알 수 있을 것이다.

Claims (7)

  1. 반도체 기판의 표면상에 절연막을 형성시킨 후, 상기 반도체 기판을 저압화학증착(LP CVD)용 반응기의 내부로 투입하고 상기 반응기의 내부온도를 300-1000℃, 압력을 10mTorr-1Torr로 하고 수소분위기에서 원료가스의 SiH4와 WF6의 혼합비율이 2 이하가 되도록 공급하여 상기 반도체 기판의 절연막 상부에 텅스텐 박막을 형성시킴을 포함하여 구성되는 반도체 제조 방법에 있어서, 상기 원료가스의 공급이 하나의 가스를 일정하게 하고, 다른 가스를 주기적으로 단속하여 구성됨을 특징으로 하는 텅스텐 박막의 제조방법.
  2. 제1항에 있어서, 상기 WF6가스는 1회 이상의 주기를 가지고 단속적으로 공급되고 상기 SiH4가스는 일정하게 공급되는 것을 특징으로 하는 텅스텐 박막 증착방법.
  3. 제1항에 있어서, 상기 SiH4가스는 1회 이상의 주기를 가지고 단속적으로 공급되고, 상기 WF6가스는 일정하게 공급되는 것을 특징으로 하는 텅스텐 박막증착방법.
  4. 제2항에 있어서, 상기 WF6가스는 5-10초 간격의 주기를 가지고 단속적으로 공급되는 것을 특징으로 하는 텅스텐 박막 증착방법.
  5. 제1항에 있어서, 상기 저압화학증착용 반응기의 내부 온도가 600-800℃이고, 압력이 50mTorr-100mTorr이며 SiH4와 WF6가스의 혼합비율이 0.6-1로 되는 상태에서 실시되는 것을 특징으로 하는 텅스텐 박막증착방법
  6. 제1항에 있어서, 상기 절연막이 SiO2, ONO, Sl3N4. PSG 또는 BPSG인 것을 특징으로 하는 텅스텐 박막 증착방법
  7. 제1항에 있어서, 상기 텅스텐 박막을 게이트 전극 또는 콘택배선재임을 특징으로 하는 텅스텐 박막 증착방법.
KR1019930005320A 1993-03-31 1993-03-31 텅스텐 박막의 증착방법 KR950007671B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930005320A KR950007671B1 (ko) 1993-03-31 1993-03-31 텅스텐 박막의 증착방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930005320A KR950007671B1 (ko) 1993-03-31 1993-03-31 텅스텐 박막의 증착방법

Publications (2)

Publication Number Publication Date
KR940021758A KR940021758A (ko) 1994-10-19
KR950007671B1 true KR950007671B1 (ko) 1995-07-14

Family

ID=19353234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930005320A KR950007671B1 (ko) 1993-03-31 1993-03-31 텅스텐 박막의 증착방법

Country Status (1)

Country Link
KR (1) KR950007671B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477819B1 (ko) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 반도체장치의장벽금속막형성방법
KR102513403B1 (ko) 2018-07-30 2023-03-24 주식회사 원익아이피에스 텅스텐 증착 방법

Also Published As

Publication number Publication date
KR940021758A (ko) 1994-10-19

Similar Documents

Publication Publication Date Title
KR100741435B1 (ko) 필름 형성 전구체를 제어함으로써 실리콘 질화물 필름의 특성 및 균일성을 제어하는 방법 및 실리콘 질화물을 포함하는 ｔｆｔ 소자
JP4018625B2 (ja) 薄膜トランジスタのための多段階ｃｖｄ法
KR20010023407A (ko) 단결정 실리콘층의 형성 방법 및 반도체 장치의 제조방법, 및 반도체 장치
US4740483A (en) Selective LPCVD tungsten deposition by nitridation of a dielectric
KR950007671B1 (ko) 텅스텐 박막의 증착방법
JPH11162875A (ja) 半導体装置の製造方法
KR100282436B1 (ko) 반도체 소자의 제조방법
JP2003197636A (ja) 薄膜半導体素子およびその製造方法
JP3707287B2 (ja) 半導体装置の製造方法
JP4214989B2 (ja) 半導体装置の製造方法
KR100431306B1 (ko) 알루미늄산화막과 이트륨질산화막의 이중막으로 이루어진게이트산화막을 이용한 반도체 소자의 게이트 형성방법
JP3340407B2 (ja) 絶縁被膜および半導体装置
JPS62124736A (ja) シリコン薄膜およびその作成方法
JP3564505B2 (ja) 半導体装置の作製方法
KR100472855B1 (ko) 반도체소자의다결정실리콘박막제조방법
KR100451507B1 (ko) 반도체 소자의 제조방법
JPH02181918A (ja) 半導体装置の製造方法
JP2880892B2 (ja) 半導体装置の製造方法
JPS61250173A (ja) タングステンシリサイド膜の成長方法
JPS61135156A (ja) 半導体装置およびその製造方法
KR100541674B1 (ko) 게이트 절연막 형성 방법
JPS61250172A (ja) タングステンシリサイド膜の成長方法
KR20010049541A (ko) 막의 제조 방법 및 그 방법에 의해 제조된 막
JP3340429B2 (ja) 半導体装置
JP2003178990A (ja) 基板熱処理方法、半導体装置の製造方法、化学気相堆積方法及ディスプレイ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100629

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee