JP3470688B2 - 選択酸化法と半導体装置の製法 - Google Patents
選択酸化法と半導体装置の製法Info
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Description
(窒化シリコン膜)をマスクとしてシリコン材を選択的
に酸化する方法と、この選択酸化法を用いる半導体装置
の製法とに関し、特に減圧式熱CVD(ケミカル・ベー
パー・デポジション)装置を用いてシリコン窒化膜を形
成する際にシリコン材の表面に熱酸化膜が成長しない条
件でシリコン材を反応室に挿入することによりバーズビ
ークの発生を抑制したものである。
ログラム可能なリード・オンリィ・メモリ)の製法とし
ては、図13〜15に示すように選択酸化法で形成した
シリコン酸化膜(酸化シリコン膜)をマスクとしてアモ
ルファスシリコン層を選択的にエッチングして1層目の
ゲート電極層を形成するものが提案されている。
にシリコン酸化膜からなるゲート絶縁膜2を介してアモ
ルファスシリコン層3を形成する。アモルファスシリコ
ン層3は、ゲート電極形成用のもので、リン等の導電型
決定不純物をドーピングすることにより低抵抗化されて
いる。アモルファスシリコン層3の表面にシリコン窒化
膜4を形成した後、シリコン窒化膜4には、選択エッチ
ング処理によりゲート電極パターンに対応した孔4aを
形成する。
スクとしてアモルファスシリコン層3の表面を選択的に
酸化することにより孔4aに対応したパターンを有する
シリコン酸化膜5を形成する。この後、シリコン窒化膜
4を除去する。
スクとする異方性エッチング処理によりポリシリコン層
3を選択的に除去してアモルファスシリコン層3の残存
部3Aからなる1層目のゲート電極層を形成する。
電極層3Aの側壁部にシリコン酸化膜6a,6bを形成
すると共に基板表面にシリコン酸化膜6A,6Bを形成
する。シリコン酸化膜6A,6Bは、基板表面において
ゲート電極層3Aに覆われない部分に存在したゲート絶
縁膜(シリコン酸化膜)が厚くなったものであり、ゲー
ト電極層3Aの直下のゲート絶縁膜2に連続して形成さ
れる。
低抵抗ポリシリコン層をパターニングすることによりシ
リコン酸化膜5,6a,6Aを覆うように2層目のゲー
ト電極層7を形成する。ゲート電極層7は、ゲート電極
層3Aとの間にトンネル電流を流すためのものである。
素子間分離用のシリコン酸化膜を形成する技術として
は、シリコン基板の表面にプラズマCVD法により被着
した緻密なシリコン窒化膜(又は窒素イオンを注入した
緻密なシリコン窒化膜)を選択酸化用のマスクとして用
いるSILO(Seald Interface Local Oxidation)
法が知られている。図13,14の工程では、SILO
法を用いることも可能である。
前述した従来技術によると、図13,14の選択酸化工
程において、孔4aの周辺部でシリコン窒化膜4の下に
シリコン酸化膜5に連続してシリコン酸化膜からなるバ
ーズビーク5a,5bが成長する。
膜5の寸法を孔4aの寸法より大きくするので、微細化
の妨げになる。その上、図15の選択エッチング工程で
は、エッチングマスクとしてのバーズビーク5a,5b
がエッチングされるため、アモルファスシリコン層3の
パターニング精度が低下し、ゲート電極層3Aの寸法が
破線a,bで示す位置から内側で変動する。このため、
図17に示したようにゲート電極層7を形成すると、ト
ンネル電圧−電流特性のばらつきが大きく、歩留りの低
下を招く。
のSILO法を用いても、バーズビークをほぼゼロに抑
制することができない。また、プラズマCVD法やイオ
ン注入法を用いると、高価な設備を追加する必要があ
り、コスト高となる。
となくバーズビークの発生をほぼゼロに抑制することが
できる新規な選択酸化法及び半導体装置の製法を提供す
ることにある。
法は、半導体基板の表面に絶縁膜を介してシリコン層を
形成する工程と、減圧式熱CVD装置を用いて前記シリ
コン層の表面にシリコン窒化膜を形成する工程であっ
て、前記熱CVD装置の反応室内に前記半導体基板を挿
入する際に前記シリコン層の表面に熱酸化膜が成長しな
い条件で挿入を行なうことにより前記シリコン層と前記
シリコン窒化膜との間に熱酸化膜が存在しない構成とす
るものと、前記シリコン窒化膜に所定のパターンに対応
した孔を形成する工程と、前記孔を形成した後、前記シ
リコン窒化膜をマスクとして前記シリコン層の表面を選
択酸化して前記孔に対応したパターンを有するシリコン
酸化膜を形成する工程とを含むものである。
ショナルな減圧式熱CVD装置を用いるので、高価な設
備を必要とせず、コスト低減が可能となる。また、熱C
VD装置の反応室内に半導体基板を挿入する際にシリコ
ン層の表面に熱酸化膜が成長しない条件で挿入を行なう
ことによりシリコン層とシリコン窒化膜との間に熱酸化
膜が存在しない構成とするので、バーズビークの発生を
ほぼゼロに抑制することができる。
D装置として、反応室の下方開口部を介して上方に半導
体基板を挿入する縦型のものを用いると共に、熱酸化膜
が成長しない条件の1つとして、半導体基板の挿入速度
を300〜600[mm/min]の範囲内に設定した
り、挿入中の反応室の加熱温度を400〜600[℃]
の範囲内に設定したりしてもよい。このようにすると、
生産性を低下させることなくバーズビークの発生を抑制
することができる。
は、半導体基板の表面に絶縁膜を介してシリコン層を形
成する工程と、減圧式熱CVD装置を用いて前記シリコ
ン層の表面にシリコン窒化膜を形成する工程であって、
前記熱CVD装置の反応室内に前記半導体基板を挿入す
る際に前記シリコン層の表面に熱酸化膜が成長しない条
件で挿入を行なうことにより前記シリコン層と前記シリ
コン窒化膜との間に熱酸化膜が存在しない構成とするも
のと、前記シリコン窒化膜に所定の電極又は配線パター
ンに対応した孔を形成する工程と、前記孔を形成した
後、前記シリコン窒化膜をマスクとして前記シリコン層
の表面を選択酸化して前記孔に対応したパターンを有す
るシリコン酸化膜を形成する工程と、前記シリコン窒化
膜を除去した後、前記シリコン酸化膜をマスクとして前
記シリコン層を選択的にドライエッチングすることによ
り前記シリコン層の残存部からなる電極又は配線層を形
成する工程とを含むものである。
ば、この発明の選択酸化法を用いるので、コスト低減が
可能になるとともにバーズビークの発生をほぼゼロに抑
制することができる。その上、バーズビークのないシリ
コン酸化膜をマスクとしてシリコン層をドライエッチン
グするので、シリコン層のパターニング精度が向上し、
電極又は配線層の寸法のばらつきを低減することができ
る。
は、半導体基板の表面にゲート電極絶縁用の絶縁膜を介
してゲート電極形成用のアモルファスシリコン層を形成
する工程と、減圧式熱CVD装置を用いて前記アモルフ
ァスシリコン層の表面にシリコン窒化膜を形成する工程
であって、前記熱CVD装置の反応室内に前記半導体基
板を挿入する際に前記アモルファスシリコン層の表面に
熱酸化膜が成長しない条件で挿入を行なうことにより前
記シリコン層と前記シリコン窒化膜との間に熱酸化膜が
存在しない構成とするものと、前記シリコン窒化膜に所
定のゲート電極パターンに対応した孔を形成する工程
と、前記孔を形成した後、前記シリコン窒化膜をマスク
として前記アモルファスシリコン層の表面を選択酸化し
て前記孔に対応したパターンを有する第1のシリコン酸
化膜を形成する工程と、前記シリコン窒化膜を除去した
後、前記第1のシリコン酸化膜をマスクとして前記アモ
ルファスシリコン層を選択的にドライエッチングするこ
とにより前記アモルファスシリコン層の残存部からなる
第1のゲート電極層を形成する工程と、前記第1のゲー
ト電極層の少なくとも一方の側壁部を酸化して該一方の
側壁部を覆う第2のシリコン酸化膜を形成する工程と、
前記第1のゲート電極層との間にトンネル電流を流すた
めの第2のゲート電極層を前記第1及び第2のシリコン
酸化膜と前記絶縁膜とを覆うように形成する工程とを含
むものである。
ば、この発明の選択酸化法を用いるので、コスト低減が
可能になると共にバーズビークの発生をほぼゼロに抑制
することができる。また、バーズビークのないシリコン
酸化膜をマスクとしてアモルファスシリコン層をドライ
エッチングするので、アモルファスシリコン層のパター
ニング精度が向上し、第1のゲート電極層の寸法や形状
のばらつきを低減することができ、特に電気特性を左右
するゲート電極層肩部の角型形状が安定する。このた
め、第1及び第2のゲート電極層に関するトンネル電圧
−電流特性のばらつきを低減することができる。
態に係るEEPROMの製法を示すもので、各々の図に
対応する工程(1)〜(9)を順次に説明する。
10の表面には、熱酸化法等によりシリコン酸化膜から
なるゲート電極絶縁用の絶縁膜12を形成する。絶縁膜
12の厚さは、一例として100〜200[Å]とする
ことができる。絶縁膜12の上には、CVD法によりア
モルファスシリコン層14を形成する。アモルファスシ
リコン層14は、ゲート電極形成用のものであり、堆積
中又は堆積後にリン等の導電型決定不純物をドープする
ことにより低抵抗化される。アモルファスシリコン層1
4の厚さは、一例として2500〜3500[Å]とす
ることができる。
ファスシリコン層14の表面にシリコン窒化膜16を形
成する。シリコン窒化膜16は、図2の選択酸化処理に
おいて酸化マスクとして用いられるもので、一例として
300〜700[Å]の厚さに形成される。熱CVD装
置の反応室に被処理ウエハとしての基板10を挿入する
際にアモルファスシリコン層14の表面に粗悪な熱酸化
膜(50[Å]又はそれ以下の厚さのシリコン酸化膜)
が成長しない条件で挿入を行なうことによりアモルファ
スシリコン層14とシリコン窒化膜16との間には熱酸
化膜が存在しない構成とする。シリコン窒化膜16の具
体的な形成処理については、図10を参照して後述す
る。この後、周知の選択エッチング(ホトリソグラフィ
及びドライエッチング)処理によりシリコン窒化膜16
に各々ゲート電極パターンに対応した孔16a,16b
を形成する。
窒化膜16をマスクとしてアモルファスシリコン層14
の表面を選択酸化することにより孔16a,16bにそ
れぞれ対応したパターンを有するシリコン酸化膜18
A,18Bを形成する。シリコン酸化膜18A,18B
の厚さは、いずれも一例として1250〜1750
[Å]とすることができる。図1の工程でアモルファス
シリコン層14とシリコン窒化膜16との間に熱酸化膜
が存在しない構成としたので、シリコン酸化膜18A,
18Bについてはバーズビークの発生が殆ど認められな
かった。この後、エッチング処理によりシリコン窒化膜
16を除去する。
スクとする異方性のドライエッチング処理によりアモル
ファスシリコン層14を選択的に除去してアモルファス
シリコン層14の残存部からなるゲート電極層14A,
14Bを形成する。シリコン酸化膜18A,18Bにバ
ーズビークがないので、アモルファスシリコン層14の
パターニング精度が向上し、ゲート電極層14A,14
Bの寸法や形状のばらつきが低減される。
化膜からなる絶縁膜20A〜20C,20a〜20dを
形成する。絶縁膜20A及び20Bは、基板表面におい
てゲート電極層14Aの一方側及び他方側にそれぞれ形
成されるもので、電極層14Aの直下のゲート絶縁膜1
2aに連続してそれより厚く形成される。絶縁膜20C
は、基板表面においてゲート電極層14Bに関して絶縁
膜20Bとは反対側に形成されるもので、電極層14B
の直下のゲート絶縁膜12bに連続してそれより厚く形
成される。絶縁膜18Bは、ゲート絶縁膜12bに連続
してそれより厚く形成される。絶縁膜20A〜20Cの
厚さは、いずれも一例として300〜500[Å]とす
ることができる。
14Aの一方及び他方の側壁部にそれぞれ形成されるも
ので、絶縁膜20aは、絶縁膜20A及びシリコン酸化
膜18Aに連続して形成され、絶縁膜20bは、絶縁膜
20B及びシリコン酸化膜18Aに連続して形成され
る。絶縁膜20c,20dは、ゲート電極層14Bの一
方及び他方の側壁部にそれぞれ形成されるもので、絶縁
膜20cは、絶縁膜20B及びシリコン酸化膜18Bに
連続して形成され、絶縁膜20dは、絶縁膜20C及び
シリコン酸化膜18Bに連続して形成される。絶縁膜2
0a〜20dの厚さは、いずれも一例として300〜4
00[Å]とすることができる。なお、絶縁膜20A〜
20C,20a〜20dは、減圧式熱CVD法によって
形成してもよく、あるいは熱酸化法及び減圧式熱CVD
法によって形成してもよい。
スト層22を形成する。レジスト層22は、ゲート電極
層14A及びシリコン酸化膜18Aに基づく段差より厚
く形成する。そして、ハーフアッシング(又はハーフエ
ッチング)処理によりレジスト層22をシリコン酸化膜
18A,18Bの各肩部が露呈するまで薄くすることに
より絶縁膜20A,20B,20Cの上にそれぞれレジ
スト層22A,22B,22Cを残存させる。
近傍のレジスト層22Bの一部とを露呈する孔24aを
有するレジスト層24をホトリソグラフィ処理により基
板上面に形成する。レジスト層22Bとレジスト層24
との間には、シリコン酸化膜18Aの肩部に対応する開
口部が定められる。
し且つエッチャントとしてHFを用いる等方性のウェッ
トエッチンッグ処理によりシリコン酸化膜18A及び絶
縁膜20bを選択的に除去してゲート電極層14Aの肩
部を露呈する接続孔26を形成する。この後、アッシン
グ処理等によりレジスト層24,22A〜22Cを除去
する。
低抵抗のポリシリコン層28を形成する。ポリシリコン
層28は、シリコン酸化膜18A,18B及び絶縁膜2
0A〜20C,20a〜20dを覆い且つ接続孔26を
介してゲート電極層14Aに接続されるように形成す
る。換言すれば、ポリシリコン層28は、ゲート電極層
14Aとの接続部以外の部分では、シリコン酸化膜18
A,18B及び絶縁膜20A〜20C,20a〜20d
により基板10及びゲート電極層14A,14Bから絶
縁されている。
リコン層28の上にレジスト層30A,30Bを形成す
る。レジスト層30Aは、ワード線としてのゲート電極
層に対応するパターンで形成し、レジスト層30Bは、
1層目のゲート電極層14Aと共にフローティングゲー
ト電極を構成する2層目のゲート電極層に対応するパタ
ーンで形成する。
とする異方性のドライエッチング処理によりポリシリコ
ン層28を選択的に除去してポリシリコン層28A,2
8Bをゲート電極層として残存させる。ゲート電極層2
8Aは、ワード線として使用される。ゲート電極層28
Bは、接続孔26(図6)を介してゲート電極層14A
に接続され、ゲート電極層14Aと共にフローティング
ゲート電極を構成する。
した後、基板表面には、選択的イオン注入処理によりソ
ース領域S及びドレイン領域Dを形成する。基板10を
P型とした場合、領域S,DはいずれもN+型とする。
ソース領域S及びドレイン領域Dは、それぞれ接地線及
びビット線として使用される。ゲート電極層14Aの下
方の基板表面には、例えば図1の工程でシリコン窒化膜
16に形成した孔16aを介しての選択的イオン注入処
理によりN−型の容量形成領域Cを形成してもよい。容
量形成領域Cは、絶縁膜12a及びゲート電極層14A
と共に結合容量を形成する。
フローティングゲート電極14A,28Bにトンネル効
果により電子を注入することにより行なわれ、ゲート電
極層28Bの下方のチャンネル領域はオフ状態となる。
情報の消去は、フローティングゲート電極14A,28
Bからゲート電極層28Aにトンネル効果により電子を
放出させることにより行なわれ、ゲート電極層28Bの
下方のテャンネル領域はオン状態となる。このようなE
EPROMの動作の詳細については、特許第25121
81号公報に記載されているので、説明を省略する。
3の工程で寸法や形状のばらつきが少なく且つ肩部の角
型形状が安定したゲート電極層14A,14Bが得られ
るので、図8に示したようにゲート電極層28A,28
Bを形成すると、14A−28A間及び14B−28B
間のいずれのゲート電極層間についてもトンネル電圧−
電流特性のばらつきが低減され、EEPROMの製造歩
留りが向上する。
型減圧式熱CVD装置を示すものである。
ように石英からなるアウターチューブ42が配置されて
おり、アウターチューブ42の上端はドーム状に閉じら
れている。インナーチューブ40の下端とアウターチュ
ーブ42の下端とは、フランジ44により連結されてお
り、インナーチューブ40、アウターチューブ42及び
フランジ44は、円筒状に上方に伸びるガス流路GSを
形成している。インナーチューブ40及びアウターチュ
ーブ42は、反応室RCを構成し、フランジ44は、反
応室RCの下方開口部LOを形成している。
熱式のヒータ46が設けられている。ヒータ46は、5
分割形式のもので、下方ヒータHLと、中下方ヒータH
CLと、中央ヒータHCと、中上方ヒータHCUと、上
方ヒータHUとからなっている。
在のシャッタ48が設けられている。シャッタ48を開
けた状態では、支持アーム50で支持された蓋体52の
上のウエハボート56を反応室RC内へ挿入(ロード)
することができる。ウエハボート56には、多数枚の被
処理ウエハ(前述の半導体基板10に相当するもの)が
セットされ、これらのウエハのうち上方位置、中央位
置、下方位置にセットされたウエハをそれぞれWU,W
C,WLとする。
は、反応室RC内に破線矢印で示すようにN2ガスを流
す。N2ガスは、反応室RCの下部から排気される。支
持アーム50を矢印A方向に駆動することによりウエハ
ボート56を反応室RCの下方開口部LOを介して上方
に挿入する。そして、蓋体52をO(オー)リング54
を介してフランジ44の下面に押圧した状態で下方開口
部LOを閉じる。このような状態において、供給ガスを
所定の反応ガスに切換えると共にヒータ46による加熱
温度を所定値に設定することによりCVD処理を行な
う。
800[℃]の温度域で行なわれる。この場合、ボート
ロード速度は、80〜200[mm/min]の範囲内
に設定され、ボートローディング時の反応室RCの加熱
温度は、620〜730[℃]の範囲内に設定される。
このような条件で形成されたシリコン窒化膜を酸化マス
クとして用いて図14で述べたように選択酸化処理を行
なうと、シリコン酸化膜5の端部にバーズビーク5a,
5bが生ずる。
生する原因は、加熱されたウエハ上のシリコン材の表面
がボートローディング時に反応室RC内に矢印Bで示す
ように巻き込まれた大気と、N2による置換がうまくい
かずにウエハ間に残留している大気とに接触することに
よりシリコン材の表面に粗悪な熱酸化膜が成長すること
にあると考えられる。
としてウエハ位置WL,WC,WUとボートロード時間
との関係を示すもので、曲線P1,P2,P3,P
4は、それぞれボートロード速度100,150,30
0,500[mm/min]に対応する。反応室RCの
加熱温度は、710[℃]近辺であった。破線のハッチ
ングを付した領域Psは、バーズビークの発生が抑制さ
れる領域を示し、矢印Paは、バーズビークの発生が抑
制される方向を示す。ボートロード速度は300[mm
/min]以上でないと、再現性が良好でなかった。シ
リコン材の表面に熱酸化膜が成長しない条件の1つとし
て、ボートロード速度を300〜600[mm/mi
n]の範囲内に設定するのが好ましい。このようにボー
トロード速度を速くすると、加熱されたウエハ上のシリ
コン材の表面が大気と共存する時間を短縮することがで
き、熱酸化膜の成長を防止することができる。
加熱温度の設定例を示すもので、曲線Q1,Q2は、い
ずれもヒータ位置HL,HCL,HC,HCU,HUに
対応した設定温度を示す。破線のハッチングを付した領
域Qsは、バーズビークの発生が抑制される領域を示
し、矢印Qaは、バーズビークの発生が抑制される方向
を示す。シリコン材の表面に熱酸化膜が成長しない条件
の1つとして、反応室RCの加熱温度を400〜600
[℃]の範囲内に設定するのが好ましい。このように加
熱温度を低くすると、シリコン材と大気中の酸素との反
応を抑制することができ、熱酸化膜の成長を防止するこ
とができる。
[mm/min]の条件と加熱温度400〜600
[℃]の条件とを併用すれば、シリコン材表面での熱酸
化膜の成長を一層確実に防止することができる。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
コン材の表面に熱酸化膜が成長するのを防止するために
は、(a)熱CVD装置にロードロック機構を付加し、
被処理ウエハ(基板)が大気と遮断された状態でローデ
ィングを行なう方法又は(b)ローディング時の反応室
の温度を室温にし、ローディング終了後に反応室内の雰
囲気を完全にN2等の不活性ガスに置換した後、反応室
の温度を成膜温度まで上昇させる方法等を用いてもよ
い。
層のパターニングに限らず、配線層のパターニングにも
適用することができる。
材の選択酸化に限らず、単結晶シリコン材又はポリシリ
コン材の選択酸化にも適用することができる。
コン窒化膜をマスクとしてシリコン材を選択的に酸化す
る選択酸化法において、減圧式熱CVD装置を用いてシ
リコン窒化膜を形成する際にシリコン材の表面に熱酸化
膜が成長しない条件でシリコン材を反応室に挿入するよ
うにしたので、低コストでバーズビークの発生をほぼゼ
ロに抑制できる効果が得られる。
リコン酸化膜をマスクとしてシリコン層をパターニング
して電極又は配線層を形成したので、電極又は配線形成
歩留りが向上する効果も得られる。
第1のシリコン酸化膜をマスクとしてアモルファスシリ
コン層をパターニングして第1のゲート電極層を形成す
ると共に第1のゲート電極層の側壁部に第2のシリコン
酸化膜を形成し、第1及び第2のシリコン酸化膜とゲー
ト絶縁膜とを覆って第2のゲート電極層を形成したの
で、EEPROMの製造歩留りが向上する効果も得られ
る。
製法におけるシリコン窒化膜の選択エッチング工程を示
す基板断面図である。
選択酸化工程を示す基板断面図である。
選択エッチング工程を示す基板断面図である。
板表面の酸化工程を示す基板断面図である。
グ工程を示す基板断面図である。
断面図である。
レジスト層形成工程を示す基板断面図である。
チング工程を示す基板断面図である。
を示す基板断面図である。
CVD装置を示す断面図である。
ロード時間との関係をボートロード速度をパラメータと
して示すグラフである。
熱温度の設定例を示すグラフである。
ン窒化膜の選択エッチング工程を示す基板断面図であ
る。
層の選択酸化工程を示す基板断面図である。
層の選択エッチング工程を示す基板断面図である。
表面の酸化工程を示す基板断面図である。
を示す基板断面図である。
0d,20A〜20C:絶縁膜、14:アモルファスシ
リコン層、14A,14B,28A,28B:ゲート電
極層、16:シリコン窒化膜、18A,18B:シリコ
ン酸化膜、22,22A〜22C,24、30A,30
B:レジスト層、26:接続孔、28:ポリシリコン
層、D:ドレイン領域、S:ソース領域、C:容量形成
領域、40:インナーチューブ、42:アウターチュー
ブ、44:フランジ、46:ヒータ、RC:反応室、5
0:支持アーム、52:蓋体、56:ウエハボート、W
U,WC,WL:ウエハ。
Claims (5)
- 【請求項1】半導体基板の表面に絶縁膜を介してシリコ
ン層を形成する工程と、 減圧式熱CVD装置を用いて前記シリコン層の表面にシ
リコン窒化膜を形成する工程であって、前記熱CVD装
置の反応室内に前記半導体基板を挿入する際に前記シリ
コン層の表面に熱酸化膜が成長しない条件で挿入を行な
うことにより前記シリコン層と前記シリコン窒化膜との
間に熱酸化膜が存在しない構成とするものと、 前記シリコン窒化膜に所定のパターンに対応した孔を形
成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
て前記シリコン層の表面を選択酸化して前記孔に対応し
たパターンを有するシリコン酸化膜を形成する工程とを
含む選択酸化法。 - 【請求項2】 前記熱CVD装置として、前記反応室の
下方開口部を介して上方に前記半導体基板を挿入する縦
型のものを用いると共に、前記熱酸化膜が成長しない条
件の1つとして、前記半導体基板の挿入速度を300〜
600[mm/min]の範囲内に設定することを特徴
とする請求項1記載の選択酸化法。 - 【請求項3】 前記熱CVD装置として、前記反応室の
下方開口部を介して上方に前記半導体基板を挿入する縦
型のものを用いると共に、前記熱酸化膜が成長しない条
件の1つとして、前記反応室の加熱温度を400〜60
0[℃]の範囲内に設定することを特徴とする請求項1
記載の選択酸化法。 - 【請求項4】半導体基板の表面に絶縁膜を介してシリコ
ン層を形成する工程と、 減圧式熱CVD装置を用いて前記シリコン層の表面にシ
リコン窒化膜を形成する工程であって、前記熱CVD装
置の反応室内に前記半導体基板を挿入する際に前記シリ
コン層の表面に熱酸化膜が成長しない条件で挿入を行な
うことにより前記シリコン層と前記シリコン窒化膜との
間に熱酸化膜が存在しない構成とするものと、 前記シリコン窒化膜に所定の電極又は配線パターンに対
応した孔を形成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
て前記シリコン層の表面を選択酸化して前記孔に対応し
たパターンを有するシリコン酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後、前記シリコン酸化膜
をマスクとして前記シリコン層を選択的にドライエッチ
ングすることにより前記シリコン層の残存部からなる電
極又は配線層を形成する工程とを含む半導体装置の製
法。 - 【請求項5】半導体基板の表面にゲート電極絶縁用の絶
縁膜を介してゲート電極形成用のアモルファスシリコン
層を形成する工程と、 減圧式熱CVD装置を用いて前記アモルファスシリコン
層の表面にシリコン窒化膜を形成する工程であって、前
記熱CVD装置の反応室内に前記半導体基板を挿入する
際に前記アモルファスシリコン層の表面に熱酸化膜が成
長しない条件で挿入を行なうことにより前記シリコン層
と前記シリコン窒化膜との間に熱酸化膜が存在しない構
成とするものと、 前記シリコン窒化膜に所定のゲート電極パターンに対応
した孔を形成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
て前記アモルファスシリコン層の表面を選択酸化して前
記孔に対応したパターンを有する第1のシリコン酸化膜
を形成する工程と、 前記シリコン窒化膜を除去した後、前記第1のシリコン
酸化膜をマスクとして前記アモルファスシリコン層を選
択的にドライエッチングすることにより前記アモルファ
スシリコン層の残存部からなる第1のゲート電極層を形
成する工程と、 前記第1のゲート電極層の少なくとも一方の側壁部を酸
化して該一方の側壁部を覆う第2のシリコン酸化膜を形
成する工程と、 前記第1のゲート電極層との間にトンネル電流を流すた
めの第2のゲート電極層を前記第1及び第2のシリコン
酸化膜と前記絶縁膜とを覆うように形成する工程とを含
む半導体装置の製法。
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JP2000250048A JP3470688B2 (ja) | 2000-08-21 | 2000-08-21 | 選択酸化法と半導体装置の製法 |
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JP2002064092A JP2002064092A (ja) | 2002-02-28 |
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JPWO2005056295A1 (ja) * | 2003-12-09 | 2007-07-05 | セイコーエプソン株式会社 | アクチュエータ装置の製造方法及び液体噴射装置 |
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