JP2002064092A - 選択酸化法と半導体装置の製法 - Google Patents

Abstract

(57)【要約】 【課題】 選択酸化法において、バーズビークの発生を
抑制する。 【解決手段】 縦型減圧式熱ＣＶＤ装置を用いてアモル
ファスシリコン層１４の表面にシリコン窒化膜１６を形
成する。熱ＣＶＤ装置の反応室内に半導体基板１０を挿
入する際にアモルファスシリコン層１４の表面に粗悪な
熱酸化膜が成長しないように挿入速度を３００〜６００
［ｍｍ／ｍｉｎ］と速くしたり、挿入の際の加熱温度を
４００〜６００［℃］と低くしたりする。シリコン窒化
膜１６にゲート電極パターンに対応した孔を形成した
後、シリコン窒化膜１６をマスクとしてアモルファスシ
リコン層１４の表面を選択酸化する。この結果、バーズ
ビークが殆どないシリコン酸化膜１８Ａ，１８Ｂが得ら
れる。選択酸化する材料は、単結晶シリコン又はポリシ
リコンであってもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリコン窒化膜
（窒化シリコン膜）をマスクとしてシリコン材を選択的
に酸化する方法と、この選択酸化法を用いる半導体装置
の製法とに関し、特に減圧式熱ＣＶＤ（ケミカル・ベー
パー・デポジション）装置を用いてシリコン窒化膜を形
成する際にシリコン材の表面に熱酸化膜が成長しない条
件でシリコン材を反応室に挿入することによりバーズビ
ークの発生を抑制したものである。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭ（電気的に消去・プ
ログラム可能なリード・オンリィ・メモリ）の製法とし
ては、図１３〜１５に示すように選択酸化法で形成した
シリコン酸化膜（酸化シリコン膜）をマスクとしてアモ
ルファスシリコン層を選択的にエッチングして１層目の
ゲート電極層を形成するものが提案されている。

【０００３】図１３の工程では、シリコン基板１の表面
にシリコン酸化膜からなるゲート絶縁膜２を介してアモ
ルファスシリコン層３を形成する。アモルファスシリコ
ン層３は、ゲート電極形成用のもので、リン等の導電型
決定不純物をドーピングすることにより低抵抗化されて
いる。アモルファスシリコン層３の表面にシリコン窒化
膜４を形成した後、シリコン窒化膜４には、選択エッチ
ング処理によりゲート電極パターンに対応した孔４ａを
形成する。

【０００４】図１４の工程では、シリコン窒化膜４をマ
スクとしてアモルファスシリコン層３の表面を選択的に
酸化することにより孔４ａに対応したパターンを有する
シリコン酸化膜５を形成する。この後、シリコン窒化膜
４を除去する。

【０００５】図１５の工程では、シリコン酸化膜５をマ
スクとする異方性エッチング処理によりポリシリコン層
３を選択的に除去してアモルファスシリコン層３の残存
部３Ａからなる１層目のゲート電極層を形成する。

【０００６】図１６の工程では、酸化処理によりゲート
電極層３Ａの側壁部にシリコン酸化膜６ａ，６ｂを形成
すると共に基板表面にシリコン酸化膜６Ａ，６Ｂを形成
する。シリコン酸化膜６Ａ，６Ｂは、基板表面において
ゲート電極層３Ａに覆われない部分に存在したゲート絶
縁膜（シリコン酸化膜）が厚くなったものであり、ゲー
ト電極層３Ａの直下のゲート絶縁膜２に連続して形成さ
れる。

【０００７】図１７の工程では、基板上面に被着された
低抵抗ポリシリコン層をパターニングすることによりシ
リコン酸化膜５，６ａ，６Ａを覆うように２層目のゲー
ト電極層７を形成する。ゲート電極層７は、ゲート電極
層３Ａとの間にトンネル電流を流すためのものである。

【０００８】従来、シリコン基板の表面を選択酸化して
素子間分離用のシリコン酸化膜を形成する技術として
は、シリコン基板の表面にプラズマＣＶＤ法により被着
した緻密なシリコン窒化膜（又は窒素イオンを注入した
緻密なシリコン窒化膜）を選択酸化用のマスクとして用
いるＳＩＬＯ（Seald Interface Local Oxidation）
法が知られている。図１３，１４の工程では、ＳＩＬＯ
法を用いることも可能である。

【０００９】

【発明が解決しようとする課題】図１３〜１７に関して
前述した従来技術によると、図１３，１４の選択酸化工
程において、孔４ａの周辺部でシリコン窒化膜４の下に
シリコン酸化膜５に連続してシリコン酸化膜からなるバ
ーズビーク５ａ，５ｂが成長する。

【００１０】バーズビーク５ａ，５ｂは、シリコン酸化
膜５の寸法を孔４ａの寸法より大きくするので、微細化
の妨げになる。その上、図１５の選択エッチング工程で
は、エッチングマスクとしてのバーズビーク５ａ，５ｂ
がエッチングされるため、アモルファスシリコン層３の
パターニング精度が低下し、ゲート電極層３Ａの寸法が
破線ａ，ｂで示す位置から内側で変動する。このため、
図１７に示したようにゲート電極層７を形成すると、ト
ンネル電圧−電流特性のばらつきが大きく、歩留りの低
下を招く。

【００１１】図１３，１４の選択酸化工程において前述
のＳＩＬＯ法を用いても、バーズビークをほぼゼロに抑
制することができない。また、プラズマＣＶＤ法やイオ
ン注入法を用いると、高価な設備を追加する必要があ
り、コスト高となる。

【００１２】この発明の目的は、高価な設備を用いるこ
となくバーズビークの発生をほぼゼロに抑制することが
できる新規な選択酸化法及び半導体装置の製法を提供す
ることにある。

【００１３】

【課題を解決するための手段】この発明に係る選択酸化
法は、減圧式熱ＣＶＤ装置を用いてシリコン材の表面に
シリコン窒化膜を形成する工程であって、前記熱ＣＶＤ
装置の反応室内に前記シリコン材を挿入する際に前記シ
リコン材の表面に熱酸化膜が成長しない条件で挿入を行
うものと、前記シリコン窒化膜に所定のパターンに対応
した孔を形成する工程と、前記孔を形成した後、前記シ
リコン窒化膜をマスクとして前記シリコン材の表面を選
択酸化して前記孔に対応したパターンを有するシリコン
酸化膜を形成する工程とを含むものである。

【００１４】この発明の選択酸化法によれば、コンベン
ショナルな減圧式熱ＣＶＤ装置を用いるので、高価な設
備を必要とせず、コスト低減が可能となる。また、熱Ｃ
ＶＤ装置の反応室内にシリコン材を挿入する際にシリコ
ン材の表面に熱酸化膜が成長しない条件で挿入を行なう
ので、バーズビークの発生をほぼゼロに抑制することが
できる。

【００１５】この発明の選択酸化法にあっては、熱ＣＶ
Ｄ装置として、反応室の下方開口部を介して上方にシリ
コン材を挿入する縦型のものを用いると共に、熱酸化膜
が成長しない条件の１つとして、シリコン材の挿入速度
を３００〜６００［ｍｍ／ｍｉｎ］の範囲内に設定した
り、挿入中の反応室の加熱温度を４００〜６００［℃］
の範囲内に設定したりしてもよい。このようにすると、
生産性を低下させることなくバーズビークの発生を抑制
することができる。

【００１６】この発明に係る第１の半導体装置の製法
は、半導体基板の表面に絶縁膜を介してシリコン層を形
成する工程と、減圧式熱ＣＶＤ装置を用いて前記シリコ
ン層の表面にシリコン窒化膜を形成する工程であって、
前記熱ＣＶＤ装置の反応室内に前記半導体基板を挿入す
る際に前記シリコン層の表面に熱酸化膜が成長しない条
件で挿入を行なうものと、前記シリコン窒化膜に所定の
電極又は配線パターンに対応した孔を形成する工程と、
前記孔を形成した後、前記シリコン窒化膜をマスクとし
て前記シリコン層の表面を選択酸化して前記孔に対応し
たパターンを有するシリコン酸化膜を形成する工程と、
前記シリコン窒化膜を除去した後、前記シリコン酸化膜
をマスクとして前記シリコン層を選択的にドライエッチ
ングすることにより前記シリコン層の残存部からなる電
極又は配線層を形成する工程とを含むものである。

【００１７】この発明の第１の半導体装置の製法によれ
ば、この発明の選択酸化法を用いるので、コスト低減が
可能になるとともにバーズビークの発生をほぼゼロに抑
制することができる。その上、バーズビークのないシリ
コン酸化膜をマスクとしてシリコン層をドライエッチン
グするので、シリコン層のパターニング精度が向上し、
電極又は配線層の寸法のばらつきを低減することができ
る。

【００１８】この発明に係る第２の半導体装置の製法
は、半導体基板の表面にゲート電極絶縁用の絶縁膜を介
してゲート電極形成用のアモルファスシリコン層を形成
する工程と、減圧式熱ＣＶＤ装置を用いて前記アモルフ
ァスシリコン層の表面にシリコン窒化膜を形成する工程
であって、前記熱ＣＶＤ装置の反応室内に前記半導体基
板を挿入する際に前記アモルファスシリコン層の表面に
熱酸化膜が成長しない条件で挿入を行なうものと、前記
シリコン窒化膜に所定のゲート電極パターンに対応した
孔を形成する工程と、前記孔を形成した後、前記シリコ
ン窒化膜をマスクとして前記アモルファスシリコン層の
表面を選択酸化して前記孔に対応したパターンを有する
第１のシリコン酸化膜を形成する工程と、前記シリコン
窒化膜を除去した後、前記第１のシリコン酸化膜をマス
クとして前記アモルファスシリコン層を選択的にドライ
エッチングすることにより前記アモルファスシリコン層
の残存部からなる第１のゲート電極層を形成する工程
と、前記第１のゲート電極層の少なくとも一方の側壁部
を酸化して該一方の側壁部を覆う第２のシリコン酸化膜
を形成する工程と、前記第１のゲート電極層との間にト
ンネル電流を流すための第２のゲート電極層を前記第１
及び第２のシリコン酸化膜と前記絶縁膜とを覆うように
形成する工程とを含むものである。

【００１９】この発明の第２の半導体装置の製法によれ
ば、この発明の選択酸化法を用いるので、コスト低減が
可能になると共にバーズビークの発生をほぼゼロに抑制
することができる。また、バーズビークのないシリコン
酸化膜をマスクとしてアモルファスシリコン層をドライ
エッチングするので、アモルファスシリコン層のパター
ニング精度が向上し、第１のゲート電極層の寸法や形状
のばらつきを低減することができ、特に電気特性を左右
するゲート電極層肩部の角型形状が安定する。このた
め、第１及び第２のゲート電極層に関するトンネル電圧
−電流特性のばらつきを低減することができる。

【００２０】

【発明の実施の形態】図１〜９は、この発明の一実施形
態に係るＥＥＰＲＯＭの製法を示すもので、各々の図に
対応する工程（１）〜（９）を順次に説明する。

【００２１】（１）例えばシリコンからなる半導体基板
１０の表面には、熱酸化法等によりシリコン酸化膜から
なるゲート電極絶縁用の絶縁膜１２を形成する。絶縁膜
１２の厚さは、一例として１００〜２００［Å］とする
ことができる。絶縁膜１２の上には、ＣＶＤ法によりア
モルファスシリコン層１４を形成する。アモルファスシ
リコン層１４は、ゲート電極形成用のものであり、堆積
中又は堆積後にリン等の導電型決定不純物をドープする
ことにより低抵抗化される。アモルファスシリコン層１
４の厚さは、一例として２５００〜３５００［Å］とす
ることができる。

【００２２】次に、減圧式熱ＣＶＤ装置を用いてアモル
ファスシリコン層１４の表面にシリコン窒化膜１６を形
成する。シリコン窒化膜１６は、図２の選択酸化処理に
おいて酸化マスクとして用いられるもので、一例として
３００〜７００［Å］の厚さに形成される。熱ＣＶＤ装
置の反応室に被処理ウエハとしての基板１０を挿入する
際にアモルファスシリコン層１４の表面に粗悪な熱酸化
膜（５０［Å］又はそれ以下の厚さのシリコン酸化膜）
が成長しない条件で挿入を行なうことによりアモルファ
スシリコン層１４とシリコン窒化膜１６との間には熱酸
化膜が存在しない構成とする。シリコン窒化膜１６の具
体的な形成処理については、図１０を参照して後述す
る。この後、周知の選択エッチング（ホトリソグラフィ
及びドライエッチング）処理によりシリコン窒化膜１６
に各々ゲート電極パターンに対応した孔１６ａ，１６ｂ
を形成する。

【００２３】（２）孔１６ａ，１６ｂを有するシリコン
窒化膜１６をマスクとしてアモルファスシリコン層１４
の表面を選択酸化することにより孔１６ａ，１６ｂにそ
れぞれ対応したパターンを有するシリコン酸化膜１８
Ａ，１８Ｂを形成する。シリコン酸化膜１８Ａ，１８Ｂ
の厚さは、いずれも一例として１２５０〜１７５０
［Å］とすることができる。図１の工程でアモルファス
シリコン層１４とシリコン窒化膜１６との間に熱酸化膜
が存在しない構成としたので、シリコン酸化膜１８Ａ，
１８Ｂについてはバーズビークの発生が殆ど認められな
かった。この後、エッチング処理によりシリコン窒化膜
１６を除去する。

【００２４】（３）シリコン酸化膜１８Ａ，１８Ｂをマ
スクとする異方性のドライエッチング処理によりアモル
ファスシリコン層１４を選択的に除去してアモルファス
シリコン層１４の残存部からなるゲート電極層１４Ａ，
１４Ｂを形成する。シリコン酸化膜１８Ａ，１８Ｂにバ
ーズビークがないので、アモルファスシリコン層１４の
パターニング精度が向上し、ゲート電極層１４Ａ，１４
Ｂの寸法や形状のばらつきが低減される。

【００２５】（４）熱酸化法によりいずれもシリコン酸
化膜からなる絶縁膜２０Ａ〜２０Ｃ，２０ａ〜２０ｄを
形成する。絶縁膜２０Ａ及び２０Ｂは、基板表面におい
てゲート電極層１４Ａの一方側及び他方側にそれぞれ形
成されるもので、電極層１４Ａの直下のゲート絶縁膜１
２ａに連続してそれより厚く形成される。絶縁膜２０Ｃ
は、基板表面においてゲート電極層１４Ｂに関して絶縁
膜２０Ｂとは反対側に形成されるもので、電極層１４Ｂ
の直下のゲート絶縁膜１２ｂに連続してそれより厚く形
成される。絶縁膜１８Ｂは、ゲート絶縁膜１２ｂに連続
してそれより厚く形成される。絶縁膜２０Ａ〜２０Ｃの
厚さは、いずれも一例として３００〜５００［Å］とす
ることができる。

【００２６】絶縁膜２０ａ及び２０ｂは、ゲート電極層
１４Ａの一方及び他方の側壁部にそれぞれ形成されるも
ので、絶縁膜２０ａは、絶縁膜２０Ａ及びシリコン酸化
膜１８Ａに連続して形成され、絶縁膜２０ｂは、絶縁膜
２０Ｂ及びシリコン酸化膜１８Ａに連続して形成され
る。絶縁膜２０ｃ，２０ｄは、ゲート電極層１４Ｂの一
方及び他方の側壁部にそれぞれ形成されるもので、絶縁
膜２０ｃは、絶縁膜２０Ｂ及びシリコン酸化膜１８Ｂに
連続して形成され、絶縁膜２０ｄは、絶縁膜２０Ｃ及び
シリコン酸化膜１８Ｂに連続して形成される。絶縁膜２
０ａ〜２０ｄの厚さは、いずれも一例として３００〜４
００［Å］とすることができる。なお、絶縁膜２０Ａ〜
２０Ｃ，２０ａ〜２０ｄは、減圧式熱ＣＶＤ法によって
形成してもよく、あるいは熱酸化法及び減圧式熱ＣＶＤ
法によって形成してもよい。

【００２７】（５）基板上面に回転塗布法等によりレジ
スト層２２を形成する。レジスト層２２は、ゲート電極
層１４Ａ及びシリコン酸化膜１８Ａに基づく段差より厚
く形成する。そして、ハーフアッシング（又はハーフエ
ッチング）処理によりレジスト層２２をシリコン酸化膜
１８Ａ，１８Ｂの各肩部が露呈するまで薄くすることに
より絶縁膜２０Ａ，２０Ｂ，２０Ｃの上にそれぞれレジ
スト層２２Ａ，２２Ｂ，２２Ｃを残存させる。

【００２８】（６）シリコン酸化膜１８Ａの肩部とその
近傍のレジスト層２２Ｂの一部とを露呈する孔２４ａを
有するレジスト層２４をホトリソグラフィ処理により基
板上面に形成する。レジスト層２２Ｂとレジスト層２４
との間には、シリコン酸化膜１８Ａの肩部に対応する開
口部が定められる。

【００２９】次に、レジスト層２４，２２Ｂをマスクと
し且つエッチャントとしてＨＦを用いる等方性のウェッ
トエッチンッグ処理によりシリコン酸化膜１８Ａ及び絶
縁膜２０ｂを選択的に除去してゲート電極層１４Ａの肩
部を露呈する接続孔２６を形成する。この後、アッシン
グ処理等によりレジスト層２４，２２Ａ〜２２Ｃを除去
する。

【００３０】（７）基板上面に例えばＣＶＤ法等により
低抵抗のポリシリコン層２８を形成する。ポリシリコン
層２８は、シリコン酸化膜１８Ａ，１８Ｂ及び絶縁膜２
０Ａ〜２０Ｃ，２０ａ〜２０ｄを覆い且つ接続孔２６を
介してゲート電極層１４Ａに接続されるように形成す
る。換言すれば、ポリシリコン層２８は、ゲート電極層
１４Ａとの接続部以外の部分では、シリコン酸化膜１８
Ａ，１８Ｂ及び絶縁膜２０Ａ〜２０Ｃ，２０ａ〜２０ｄ
により基板１０及びゲート電極層１４Ａ，１４Ｂから絶
縁されている。

【００３１】次に、ホトリソグラフィ処理によりポリシ
リコン層２８の上にレジスト層３０Ａ，３０Ｂを形成す
る。レジスト層３０Ａは、ワード線としてのゲート電極
層に対応するパターンで形成し、レジスト層３０Ｂは、
１層目のゲート電極層１４Ａと共にフローティングゲー
ト電極を構成する２層目のゲート電極層に対応するパタ
ーンで形成する。

【００３２】（８）レジスト層３０Ａ，３０Ｂをマスク
とする異方性のドライエッチング処理によりポリシリコ
ン層２８を選択的に除去してポリシリコン層２８Ａ，２
８Ｂをゲート電極層として残存させる。ゲート電極層２
８Ａは、ワード線として使用される。ゲート電極層２８
Ｂは、接続孔２６（図６）を介してゲート電極層１４Ａ
に接続され、ゲート電極層１４Ａと共にフローティング
ゲート電極を構成する。

【００３３】（９）ゲート電極層２８Ａ，２８Ｂを形成
した後、基板表面には、選択的イオン注入処理によりソ
ース領域Ｓ及びドレイン領域Ｄを形成する。基板１０を
Ｐ型とした場合、領域Ｓ，ＤはいずれもＮ^＋型とする。
ソース領域Ｓ及びドレイン領域Ｄは、それぞれ接地線及
びビット線として使用される。ゲート電極層１４Ａの下
方の基板表面には、例えば図１の工程でシリコン窒化膜
１６に形成した孔１６ａを介しての選択的イオン注入処
理によりＮ⁻型の容量形成領域Ｃを形成してもよい。容
量形成領域Ｃは、絶縁膜１２ａ及びゲート電極層１４Ａ
と共に結合容量を形成する。

【００３４】情報の書込みは、ゲート電極層１４Ｂから
フローティングゲート電極１４Ａ，２８Ｂにトンネル効
果により電子を注入することにより行なわれ、ゲート電
極層２８Ｂの下方のチャンネル領域はオフ状態となる。
情報の消去は、フローティングゲート電極１４Ａ，２８
Ｂからゲート電極層２８Ａにトンネル効果により電子を
放出させることにより行なわれ、ゲート電極層２８Ｂの
下方のテャンネル領域はオン状態となる。このようなＥ
ＥＰＲＯＭの動作の詳細については、特許第２５１２１
８１号公報に記載されているので、説明を省略する。

【００３５】上記したＥＥＰＲＯＭの製法によれば、図
３の工程で寸法や形状のばらつきが少なく且つ肩部の角
型形状が安定したゲート電極層１４Ａ，１４Ｂが得られ
るので、図８に示したようにゲート電極層２８Ａ，２８
Ｂを形成すると、１４Ａ−２８Ａ間及び１４Ｂ−２８Ｂ
間のいずれのゲート電極層間についてもトンネル電圧−
電流特性のばらつきが低減され、ＥＥＰＲＯＭの製造歩
留りが向上する。

【００３６】図１０は、この発明の実施に用いられる縦
型減圧式熱ＣＶＤ装置を示すものである。

【００３７】石英からなるインナーチューブ４０を覆う
ように石英からなるアウターチューブ４２が配置されて
おり、アウターチューブ４２の上端はドーム状に閉じら
れている。インナーチューブ４０の下端とアウターチュ
ーブ４２の下端とは、フランジ４４により連結されてお
り、インナーチューブ４０、アウターチューブ４２及び
フランジ４４は、円筒状に上方に伸びるガス流路ＧＳを
形成している。インナーチューブ４０及びアウターチュ
ーブ４２は、反応室ＲＣを構成し、フランジ４４は、反
応室ＲＣの下方開口部ＬＯを形成している。

【００３８】アウターチューブ４２の周囲には、抵抗加
熱式のヒータ４６が設けられている。ヒータ４６は、５
分割形式のもので、下方ヒータＨ_Ｌと、中下方ヒータＨ
_ＣＬと、中央ヒータＨ_Ｃと、中上方ヒータＨ_ＣＵと、上
方ヒータＨ_Ｕとからなっている。

【００３９】反応室ＲＣの下方開口部ＬＯには、開閉自
在のシャッタ４８が設けられている。シャッタ４８を開
けた状態では、支持アーム５０で支持された蓋体５２の
上のウエハボート５６を反応室ＲＣ内へ挿入（ロード）
することができる。ウエハボート５６には、多数枚の被
処理ウエハ（前述の半導体基板１０に相当するもの）が
セットされ、これらのウエハのうち上方位置、中央位
置、下方位置にセットされたウエハをそれぞれＷ_Ｕ，Ｗ
_Ｃ，Ｗ_Ｌとする。

【００４０】ウエハボート５６のローディングに際して
は、反応室ＲＣ内に破線矢印で示すようにＮ_２ガスを流
す。Ｎ_２ガスは、反応室ＲＣの下部から排気される。支
持アーム５０を矢印Ａ方向に駆動することによりウエハ
ボート５６を反応室ＲＣの下方開口部ＬＯを介して上方
に挿入する。そして、蓋体５２をＯ（オー）リング５４
を介してフランジ４４の下面に押圧した状態で下方開口
部ＬＯを閉じる。このような状態において、供給ガスを
所定の反応ガスに切換えると共にヒータ４６による加熱
温度を所定値に設定することによりＣＶＤ処理を行な
う。

【００４１】通常、シリコン窒化膜の形成は、７５０〜
８００［℃］の温度域で行なわれる。この場合、ボート
ロード速度は、８０〜２００［ｍｍ／ｍｉｎ］の範囲内
に設定され、ボートローディング時の反応室ＲＣの加熱
温度は、６２０〜７３０［℃］の範囲内に設定される。
このような条件で形成されたシリコン窒化膜を酸化マス
クとして用いて図１４で述べたように選択酸化処理を行
なうと、シリコン酸化膜５の端部にバーズビーク５ａ，
５ｂが生ずる。

【００４２】発明者の研究によれば、バーズビークが発
生する原因は、加熱されたウエハ上のシリコン材の表面
がボートローディング時に反応室ＲＣ内に矢印Ｂで示す
ように巻き込まれた大気と、Ｎ_２による置換がうまくい
かずにウエハ間に残留している大気とに接触することに
よりシリコン材の表面に粗悪な熱酸化膜が成長すること
にあると考えられる。

【００４３】図１１は、ボートロード速度をパラメータ
としてウエハ位置Ｗ_Ｌ，Ｗ_Ｃ，Ｗ_Ｕとボートロード時間
との関係を示すもので、曲線Ｐ_１，Ｐ_２，Ｐ_３，Ｐ
_４は、それぞれボートロード速度１００，１５０，３０
０，５００［ｍｍ／ｍｉｎ］に対応する。反応室ＲＣの
加熱温度は、７１０［℃］近辺であった。破線のハッチ
ングを付した領域Ｐｓは、バーズビークの発生が抑制さ
れる領域を示し、矢印Ｐａは、バーズビークの発生が抑
制される方向を示す。ボートロード速度は３００［ｍｍ
／ｍｉｎ］以上でないと、再現性が良好でなかった。シ
リコン材の表面に熱酸化膜が成長しない条件の１つとし
て、ボートロード速度を３００〜６００［ｍｍ／ｍｉ
ｎ］の範囲内に設定するのが好ましい。このようにボー
トロード速度を速くすると、加熱されたウエハ上のシリ
コン材の表面が大気と共存する時間を短縮することがで
き、熱酸化膜の成長を防止することができる。

【００４４】図１２は、ボートロード時の反応室ＲＣの
加熱温度の設定例を示すもので、曲線Ｑ_１，Ｑ_２は、い
ずれもヒータ位置Ｈ_Ｌ，Ｈ_ＣＬ，Ｈ_Ｃ，Ｈ_ＣＵ，Ｈ_Ｕに
対応した設定温度を示す。破線のハッチングを付した領
域Ｑｓは、バーズビークの発生が抑制される領域を示
し、矢印Ｑａは、バーズビークの発生が抑制される方向
を示す。シリコン材の表面に熱酸化膜が成長しない条件
の１つとして、反応室ＲＣの加熱温度を４００〜６００
［℃］の範囲内に設定するのが好ましい。このように加
熱温度を低くすると、シリコン材と大気中の酸素との反
応を抑制することができ、熱酸化膜の成長を防止するこ
とができる。

【００４５】上記したボートロード速度３００〜６００
［ｍｍ／ｍｉｎ］の条件と加熱温度４００〜６００
［℃］の条件とを併用すれば、シリコン材表面での熱酸
化膜の成長を一層確実に防止することができる。

【００４６】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。

【００４７】（１）シリコン窒化膜を形成する際にシリ
コン材の表面に熱酸化膜が成長するのを防止するために
は、（ａ）熱ＣＶＤ装置にロードロック機構を付加し、
被処理ウエハ（基板）が大気と遮断された状態でローデ
ィングを行なう方法又は（ｂ）ローディング時の反応室
の温度を室温にし、ローディング終了後に反応室内の雰
囲気を完全にＮ_２等の不活性ガスに置換した後、反応室
の温度を成膜温度まで上昇させる方法等を用いてもよ
い。

【００４８】（２）この発明は、ゲート電極層等の電極
層のパターニングに限らず、配線層のパターニングにも
適用することができる。

【００４９】（３）この発明は、アモルファスシリコン
材の選択酸化に限らず、単結晶シリコン材又はポリシリ
コン材の選択酸化にも適用することができる。

【００５０】

【発明の効果】以上のように、この発明によれば、シリ
コン窒化膜をマスクとしてシリコン材を選択的に酸化す
る選択酸化法において、減圧式熱ＣＶＤ装置を用いてシ
リコン窒化膜を形成する際にシリコン材の表面に熱酸化
膜が成長しない条件でシリコン材を反応室に挿入するよ
うにしたので、低コストでバーズビークの発生をほぼゼ
ロに抑制できる効果が得られる。

【００５１】また、この発明の選択酸化法で形成したシ
リコン酸化膜をマスクとしてシリコン層をパターニング
して電極又は配線層を形成したので、電極又は配線形成
歩留りが向上する効果も得られる。

【００５２】さらに、この発明の選択酸化法で形成した
第１のシリコン酸化膜をマスクとしてアモルファスシリ
コン層をパターニングして第１のゲート電極層を形成す
ると共に第１のゲート電極層の側壁部に第２のシリコン
酸化膜を形成し、第１及び第２のシリコン酸化膜とゲー
ト絶縁膜とを覆って第２のゲート電極層を形成したの
で、ＥＥＰＲＯＭの製造歩留りが向上する効果も得られ
る。

【図面の簡単な説明】

【図１】 この発明の一実施形態に係るＥＥＰＲＯＭの
製法におけるシリコン窒化膜の選択エッチング工程を示
す基板断面図である。

【図２】 図１の工程に続くアモルファスシリコン層の
選択酸化工程を示す基板断面図である。

【図３】 図２の工程に続くアモルファスシリコン層の
選択エッチング工程を示す基板断面図である。

【図４】 図３の工程に続くゲート電極層側壁部及び基
板表面の酸化工程を示す基板断面図である。

【図５】 図４の工程に続くレジスト層のハーフアシン
グ工程を示す基板断面図である。

【図６】 図５の工程に続く接続孔形成工程を示す基板
断面図である。

【図７】 図６の工程に続くポリシリコン堆積工程及び
レジスト層形成工程を示す基板断面図である。

【図８】 図７の工程に続くポリシリコン層の選択エッ
チング工程を示す基板断面図である。

【図９】 図８の工程に続くソース・ドレイン形成工程
を示す基板断面図である。

【図１０】 この発明の実施に用いられる縦型減圧式熱
ＣＶＤ装置を示す断面図である。

【図１１】 図１０の装置におけるウエハ位置とボート
ロード時間との関係をボートロード速度をパラメータと
して示すグラフである。

【図１２】 図１０の装置におけるボートロード時の加
熱温度の設定例を示すグラフである。

【図１３】 従来のＥＥＰＲＯＭの製法におけるシリコ
ン窒化膜の選択エッチング工程を示す基板断面図であ
る。

【図１４】 図１３の工程に続くアモルファスシリコン
層の選択酸化工程を示す基板断面図である。

【図１５】 図１４の工程に続くアモルファスシリコン
層の選択エッチング工程を示す基板断面図である。

【図１６】 図１５の工程に続く電極層側壁部及び基板
表面の酸化工程を示す基板断面図である。

【図１７】 図１６の工程に続くゲート電極層形成工程
を示す基板断面図である。

【符号の説明】

１０：半導体基板、１２，１２ａ，１２ｂ，２０ａ〜２
０ｄ，２０Ａ〜２０Ｃ：絶縁膜、１４：アモルファスシ
リコン層、１４Ａ，１４Ｂ，２８Ａ，２８Ｂ：ゲート電
極層、１６：シリコン窒化膜、１８Ａ，１８Ｂ：シリコ
ン酸化膜、２２，２２Ａ〜２２Ｃ，２４、３０Ａ，３０
Ｂ：レジスト層、２６：接続孔、２８：ポリシリコン
層、Ｄ：ドレイン領域、Ｓ：ソース領域、Ｃ：容量形成
領域、４０：インナーチューブ、４２：アウターチュー
ブ、４４：フランジ、４６：ヒータ、ＲＣ：反応室、５
０：支持アーム、５２：蓋体、５６：ウエハボート、Ｗ
_Ｕ，Ｗ_Ｃ，Ｗ_Ｌ：ウエハ。

フロントページの続き Ｆターム(参考） 5F001 AA04 AA09 AA22 AA63 AB03 AD41 AG22 5F058 BA20 BC02 BC07 BF04 BF62 BF63 BF80 BG02 BG03 BG04 BJ01 5F083 EP25 EP45 EP57 JA33 PR12

Claims (5)

【特許請求の範囲】
1. 【請求項１】減圧式熱ＣＶＤ装置を用いてシリコン材の
   表面にシリコン窒化膜を形成する工程であって、前記熱
   ＣＶＤ装置の反応室内に前記シリコン材を挿入する際に
   前記シリコン材の表面に熱酸化膜が成長しない条件で挿
   入を行うものと、 前記シリコン窒化膜に所定のパターンに対応した孔を形
   成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
   て前記シリコン材の表面を選択酸化して前記孔に対応し
   たパターンを有するシリコン酸化膜を形成する工程とを
   含む選択酸化法。
2. 【請求項２】 前記熱ＣＶＤ装置として、前記反応室の
   下方開口部を介して上方に前記シリコン材を挿入する縦
   型のものを用いると共に、前記熱酸化膜が成長しない条
   件の１つとして、前記シリコン材の挿入速度を３００〜
   ６００［ｍｍ／ｍｉｎ］の範囲内に設定することを特徴
   とする請求項１記載の選択酸化法。
3. 【請求項３】 前記熱ＣＶＤ装置として、前記反応室の
   下方開口部を介して上方に前記シリコン材を挿入する縦
   型のものを用いると共に、前記熱酸化膜が成長しない条
   件の１つとして、前記反応室の加熱温度を４００〜６０
   ０［℃］の範囲内に設定することを特徴とする請求項１
   記載の選択酸化法。
4. 【請求項４】半導体基板の表面に絶縁膜を介してシリコ
   ン層を形成する工程と、 減圧式熱ＣＶＤ装置を用いて前記シリコン層の表面にシ
   リコン窒化膜を形成する工程であって、前記熱ＣＶＤ装
   置の反応室内に前記半導体基板を挿入する際に前記シリ
   コン層の表面に熱酸化膜が成長しない条件で挿入を行な
   うものと、 前記シリコン窒化膜に所定の電極又は配線パターンに対
   応した孔を形成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
   て前記シリコン層の表面を選択酸化して前記孔に対応し
   たパターンを有するシリコン酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後、前記シリコン酸化膜
   をマスクとして前記シリコン層を選択的にドライエッチ
   ングすることにより前記シリコン層の残存部からなる電
   極又は配線層を形成する工程とを含む半導体装置の製
   法。
5. 【請求項５】半導体基板の表面にゲート電極絶縁用の絶
   縁膜を介してゲート電極形成用のアモルファスシリコン
   層を形成する工程と、 減圧式熱ＣＶＤ装置を用いて前記アモルファスシリコン
   層の表面にシリコン窒化膜を形成する工程であって、前
   記熱ＣＶＤ装置の反応室内に前記半導体基板を挿入する
   際に前記アモルファスシリコン層の表面に熱酸化膜が成
   長しない条件で挿入を行なうものと、 前記シリコン窒化膜に所定のゲート電極パターンに対応
   した孔を形成する工程と、 前記孔を形成した後、前記シリコン窒化膜をマスクとし
   て前記アモルファスシリコン層の表面を選択酸化して前
   記孔に対応したパターンを有する第１のシリコン酸化膜
   を形成する工程と、 前記シリコン窒化膜を除去した後、前記第１のシリコン
   酸化膜をマスクとして前記アモルファスシリコン層を選
   択的にドライエッチングすることにより前記アモルファ
   スシリコン層の残存部からなる第１のゲート電極層を形
   成する工程と、 前記第１のゲート電極層の少なくとも一方の側壁部を酸
   化して該一方の側壁部を覆う第２のシリコン酸化膜を形
   成する工程と、 前記第１のゲート電極層との間にトンネル電流を流すた
   めの第２のゲート電極層を前記第１及び第２のシリコン
   酸化膜と前記絶縁膜とを覆うように形成する工程とを含
   む半導体装置の製法。