KR100303186B1 - 반도체장치의 텅스텐 게이트전극 제조방법 - Google Patents
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Abstract
반도체장치의 텅스텐 게이트전극 제조방법에 대해 개시하고 있다. 본 발명은 반도체 기판 상부에 게이트절연막과 도프트 폴리실리콘막과 배리어 메탈막 및 텅스텐막을 순차적으로 적층하고, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 텅스텐막과 배리어 메탈막 및 도프트 폴리실리콘막 패터닝하여 게이트전극을 형성한 후에 게이트전극 하부의 게이트절연막을 식각하고, 게이트전극 표면의 산화 균일성을 높이기 위하여 외부에서 H2와 H2O 가스를 혼합해서 반응 챔버로 공급하는 열산화 공정을 실시하여 게이트전극을 포함한 기판 표면에 균일한 산화박막을 형성하는 제조 공정으로 이루어진다. 이에 따라, 본 발명은 게이트전극 형성후에 실시되는 열산화 공정시 텅스텐의 산화 반응은 억제하면서 선택적으로 폴리실리콘의 산화 반응을 활성화하여 균일한 두께의 산화막을 얻을 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 소자의 저저항성을 높이기 위한 반도체장치의 텅스텐 게이트전극 제조방법에 관한 것이다.
반도체 디자인 룰이 점점 미세화됨에 따라 반도체소자를 다층 및 복잡한 구조로 제조하고 있다. 더욱이, 반도체소자의 고집적화에 따른 고속 동작을 달성하기 위해서는 도프트 폴리실리콘의 단일막으로 이루어진 배선 대신에 도프트 폴리실리콘과 금속 실리사이드, 예컨대 텅스텐 실리사이드가 순차 적층된 폴리사이드 구조의 배선으로 대체되고 있다.
최근에는, 저저항성을 갖으며 텅스텐의 고온 열안정성이 높으며 소자의 고집적화에 따른 신호처리 속도의 개선 측면에서 종래 텅스텐 폴리사이드(텅스텐/폴리실리콘) 구조의 게이트전극을 대체하기 위하여 도프트 폴리실리콘막/배리어 메탈막/텅스텐막이 적층된 게이트전극이 차세대 반도체소자에 사용되고 있다.
이와 같은 텅스텐 게이트전극은 대개 반도체기판으로서 실리콘기판 상부에 게이트절연막을 내재하여 도프트 폴리실리콘막을 증착하고, 그 위에 배리어 메탈(barrier metal)로서 텅스텐질화막(WNx) 내지 티타늄질화막(TiNx)을 증착한다. 그리고, 그 위에 텅스텐을 증착하고 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 게이트전극의 패턴을 형성한다. 이때, 식각 공정은 대개 패턴 정렬이 우수한 플라즈마를 이용한 건식 식각 공정을 이용한다.
그 다음, 플라즈마 식각 공정에 의해 발생되는 게이트 절연막 및 실리콘기판의 손상을 줄이면서 이후 실시될 LDD를 위한 불순물 이온 주입 공정을 순조롭게 진행하기 위해 게이트전극 표면을 포함한 기판 전면에 고온의 열처리 공정에 의한 산화박막을 형성한다.
하지만, 대개 텅스텐은 400℃이상의 온도에서 O2또는 H2O에 의해 쉽게 산화되기 때문에 상기와 같은 고온 산화 공정시 환원성 기체인 H2나 반응성이 낮은 N2기체를 반응 챔버내에 과량으로 유입하여 게이트전극내의 텅스텐 산화를 억제할 필요가 있다.
또한, 상기 산화 공정시 환원성 H2가스 분위기에서는 실리콘의 환원반응에 의해 도프트 폴리실리콘의 손실이 발생하게 되고, 더욱이 식각 과정에서 손실이 발생한 폴리실리콘의 산화 반응에 의해 부피가 증가하게 된다. 이러한 실리콘의 손실을 보상하면서 수직 형태의 게이트전극 패턴을 유지하기 위하여 게이트전극 패턴 형성한 후에 실시되는 열처리 공정은 열역할적 조건을 고려하여 환원성 기체 분위기에서 일부 산화제를 첨가하여 텅스텐의 산화를 억제하면서 폴리실리콘만을 선택적으로 산화시키는 방법이 제안되고 있다.
종래 기술에서는, H2와 O2기체를 반응 챔버 내로 유입하여 인시튜(In-situ) 형태로 H2와 O2의 반응에 의해 H2O 기체를 형성하여 이러한 산화 분위기(텅스텐의 산화 억제 및 폴리실리콘의 산화 증가)를 제공하여 열산화 공정을 진행하게 되었다.
그러나, 이 화학반응은 고온에서 폭발적인 형태로 발생하여 부분적인 기체의 불균일과 반응 챔버내의 기체 흐름을 방해하여 웨이퍼에서 산화 반응이 균일하지 않는 문제점이 있었다. 그러나, 고온의 반응 챔버에서 일어나는 2H2+ O2→ 2H2O 반응은 대부분 폭발적인 반응이므로 반응 챔버내의 H2와 O2의 기체 분압이 웨이퍼의 위치에 따라 일정하지 않고, 기체의 흐름을 방해하는 효과를 가져와서 결과적으로 텅스텐 게이트전극의 산화가 균일하지 않게 된다. 즉, 웨이퍼의 위치에 따라 구조물의 산화되는 정도가 달라져 H2O 기체의 분압이 필요이상으로 높아지는 위치에서는 텅스텐의 산화가 발생하고 H2O 분압이 낮은 쪽에서는 오히려 폴리실리콘의 환원이 발생하여 원하지 않는 형태의 산화 반응이 일어나게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트전극 패터닝후 실시되는 고온 열산화 공정시 H2/ H2O 가스를 먼저 혼합하고 이를 반응 챔버내로 유입하여 산화 공정을 실시함으로써 게이트전극 표면의 텅스텐과 폴리실리콘의 산화 특성을 균일하게 하여 고신뢰성의 반도체장치의 텅스텐 게이트전극 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명에 따른 텅스텐 게이트전극의 공정 순서도,
도 2는 본 발명의 텅스텐 게이트전극 제조 방법을 설명하기 위해 텅스텐과 실리콘의 산화를 H2와 H2O의 기체 분압과 온도에 따른 비교 곡선을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10: 실리콘 기판 12: 소자분리막
14: 게이트 절연막 16: 도트프 폴리실리콘막
18: 산화막 20: 텅스텐 실리사이드막
G : 게이트전극
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 게이트 절연막을 내재하고 도프트 폴리실리콘막/ 배리어 메탈막/ 텅스텐막이 순차 적층된 게이트전극을 갖는 반도체장치의 제조 방법에 있어서, 반도체 기판 상부에 게이트절연막과 도프트 폴리실리콘막과 배리어 메탈막 및 텅스텐막을 순차적으로 적층하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 텅스텐막과 배리어 메탈막 및 도프트 폴리실리콘막 패터닝하여 게이트전극을 형성단계와, 게이트전극 하부의 게이트절연막을 식각하는 단계와, 게이트전극 표면의 산화 균일성을 높이기 위하여 외부에서 미리 H2와 H2O 가스를 혼합해서 반응 챔버로 공급하는 열산화 공정을 실시하여 게이트전극을 포함한 기판 표면에 균일한 산화박막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 텅스텐 게이트전극의 공정 순서도이다.
본 발명의 게이트전극 제조 방법은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10)에 소자의 활성 영역과 분리영역을 정의하기 위한 소자분리막(12)을 형성한다. 그리고, 기판(10) 전면에 게이트절연막(14)을 50∼100Å의 두께로 형성하고, 그 위에 도프트 폴리실리콘막(16)을 500∼1000Å의 두께로 형성한다. 이때, 도프트 폴리실리콘(16)의 증착은 반응기체로서 SiH4를 이용하며 도펀트로는 PH3가스를 이용한다. SiH4와 PH3의 혼합비는 1.1: 1.5∼1.5:1.8로 한다.
그 다음, 도 1b에 도시된 바와 같이, 도프트 폴리실리콘막(16) 상부에 이후 형성될 텅스텐 이온 및 하부의 도프트 불순물의 확산을 방지하기 위하여 배리어 메탈(18)로서 텅스텐질화막(WNx) 내지 티타늄질화막(TiNx)을 50∼100Å의 두께로 형성한다.
이어서 도 1c에 도시된 바와 같이, 상기 배리어 메탈 상부에 텅스텐(W)(20)을 500∼1000Å의 두께로 증착한다. 이때, 텅스텐(20)의 증착은 500∼650℃의 온도에서 화학기상증착법 내지 물리적기상증착법을 이용해서 실시하며, 반응기체로서 WF6와 H2를 이용하며 WF6와 H2의 혼합비는 2∼3.5:1∼1.9로 한다.
도 1d에 도시된 바와 같이, 게이트 마스크를 이용한 사진 공정과 플라즈마 건식식각을 이용하여 상기 기판(10)에 적층된 텅스텐막(20), 배리어 메탈(18) 및 도프트 폴리실리콘막(16)을 패터닝한다. 이에, 기판(10)의 소자분리막(12) 사이의 활성 영역에 순차적으로 텅스텐막(20'), 배리어 메탈(18') 및 도프트 폴리실리콘막(16')이 식각되어 게이트전극(G)을 형성한다. 그리고, 게이트전극(G)에 맞추어 게이트산화막(14)을 패터닝한다.
계속해서 도 1e에 도시된 바와 같이, 게이트전극(G)에 의해 드러난 활성 영역 근방내에 LDD 영역을 형성할 때 이온 주입의 프로파일을 조정하고, 상기 게이트전극(G)의 플라즈마 식각 공정시 발생하는 하부 게이트절연막(12) 및 기판 손상을 보상하면서 게이트전극 표면내 산화 균일성을 높이기 위한 본 발명에 따라 고온(800℃이상)의 열산화공정을 실시한다.
이때, 상기 열산화 공정은 외부에서 미리 H2와 H2O 가스를 혼합해서 반응 챔버로 공급하는 열산화 공정을 실시하여 게이트전극(G)을 포함한 기판(10) 표면에 균일한 산화박막(22)을 30∼300Å의 두께로 형성한다.
여기서, 상기 H2와 H2O 가스의 혼합 기체 형성은 과량의 H2에 그 유량을 조정한 O2를 혼합하여 반응 챔버로 유입하기전에 고온에서 H2O를 생성하여 이를 이용한다. 아니면, 디스틸레이션(Distillation) 내지 디이온나이제이션(Deionization) 등의 방법으로 불순물을 제거한 액체 상태의 H2O를 증류하여 수증기 상태로 만든 후에 기체유량계를 사용하여 과량의 H2를 혼합할 수도 있다. 이 방법은 H2와 H2O를 혼합하기 전에 그 유량을 조정함으로써 기체 혼합비를 좀 더 정확하게 조절할 수 있다. 또한, 기체 상태가 액체 상태보다 불순물을 제어하기 용이하므로 H2O 수증기를 다시 필터링하는 등 불순물 제거 과정을 거침으로써 그 순도를 높일 수 있다.
그리고, 혼합 H2O의 기체 분압은 H2기체에 대한 H2O의 분압비를 0.2이하로 하며 이때의 반응 챔버 압력을 상압(1.0atm) 이하의 저압으로 유지함에 따라 기체 분자의 평균 자유경로가 길어져 산화의 균일성을 향상시킬 수 있다.
도 2는 본 발명의 텅스텐 게이트전극 제조 방법을 설명하기 위해 텅스텐과 실리콘의 산화를 H2와 H2O의 기체 분압과 온도에 따른 비교 곡선을 나타낸 그래프로서, 이를 참조하면 텅스텐(①)과 실리콘(②)의 산화는각각 H2와 H2O의 기체 분압과온도에 따라 서로 다른 평형 곡선을 나타냄을 알 수 있다.
좀 더 상세하게는, 본 발명의 열산화 공정시 800℃ 내지 1200℃ 사이의 온도 범위에서 H2/ H2O의 혼합 기체의 H2O 기체 분압을 0.1 이하로 조절할 경우 텅스텐막의 산화를 억제시키면서 폴리실리콘막만을 선택적으로 산화시킬 수 있다.
대개, 혼합 기체의 각 기체 분압은 기체의 몰(mole)비에 비례하며 일정한 압력하에서는 기체의 부피비에 비례하게 된다. 그러므로, 본 발명도 기체 유량계(gas flowmeter)를 사용하여 미리 혼합된 H2O 기체 유량을 조절함으로써 정확한 기체의 분압을 얻을 수 있으며 반응 챔버내에서 혼합 기체사이의 추가적인 반응이 사라져 기체의 흐름이 원할하게 이루어진다.
또한, 본 발명은 반응 챔버내에 웨이퍼를 로딩하거나 언로딩할 때 대기중의 O2에 의해 텅스텐이 산화되는 것을 방지하기 위해 로딩 온도를 500 ℃이하로 하며, 비활성 기체로서 N2, H2, He 또는 Ar 등의 단일 기체 혹은 이들을 함계 과량으로 불어 넣는다. 그리고, 웨이퍼를 로딩한 후에 승온 과정에서의 산화를 최대한 억제하기 위하여 산화반응 온도까지의 승온 속도를 5℃/min 이상으로 하는 것이 바람직하다.
또한, 본 발명은 산화 반응이 끝나고 온도 강하 과정에서도 반응 챔버내에 비활성 기체인 N2, H2, He 또는 Ar 등의 단일 기체 혹은 이들을 함계 과량으로 불어 넣어 줌으로써 텅스텐의 산화 반응을 막는다.
상술한 바와 같이, 본 발명은 플라즈마 식각 공정에 의해 발생되는 게이트 절연막 및 실리콘기판의 손상을 줄이면서 이후 실시될 LDD를 위한 불순물 이온 주입 공정을 순조롭게 진행하기 위해 실시되는 열산화 공정시 사용되는 H2/ H2O의 혼합기체를 반응 챔버로 유입하기 전에 이들을 혼합하여 사용하기 때문에 혼합 기체내의 각 구성 기체의 분압 비를 조정하기가 용이하므로 텅스텐과 폴리실리콘의 산화 반응을 선택적으로 조정할 수 있다.
본 발명은 반응 챔버내에서의 반응 기체 분포를 균일하게 가져오고 기체의 흐름이 방해를 받지 않아 산화 분위기의 균일성을 확보하여 텅스텐 게이트전극의 산화 특성을 향상시킨다.
Claims (7)
- 반도체 기판 상부에 게이트 절연막을 내재하고 도프트 폴리실리콘막/ 배리어메탈막/ 텅스텐막이 순차 적층된 게이트전극을 갖는 반도체장치의 제조 방법에 있어서,반도체 기판 상부에 게이트절연막과 도프트 폴리실리콘막과 배리어 메탈막 및 텅스텐막을 순차적으로 적층하는 단계;게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 상기 적층된 텅스텐막과 배리어 메탈막 및 도프트 폴리실리콘막을 패터닝하여 게이트전극을 형성단계;상기 게이트전극 하부의 게이트절연막을 식각하는 단계; 및상기 게이트전극 표면의 산화 균일성을 높이기 위하여 외부에서 미리 H2와 H2O 가스를 혼합해서 반응 챔버로 공급하는 열산화 공정을 실시하여 상기 게이트전극을 포함한 기판 표면에 균일한 산화박막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 1항에 있어서, 상기 H2와 H2O 가스의 혼합 기체 형성은,과량의 H2에 그 유량을 조정한 O2를 혼합하여 반응 챔버로 유입하기전에 고온에서 H2O를 생성하여 이를 이용하는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
- 제 1항에 있어서, 상기 H2와 H2O 가스의 혼합 기체 형성은,불순물을 제거한 액체 상태의 H2O를 증류하여 수증기 상태로 만든후 기체유량계를 사용하여 과량의 H2를 혼합하는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
- 제 1항에 있어서, 상기 혼합 H2O의 기체 분압은,H2기체에 대한 H2O의 분압비를 0.2이하로 하며 반응 챔버의 압력은 상압 이하의 저압으로 하는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
- 제 1항에 있어서, 상기 산화박막의 형성 공정은800℃이상에서 실시하며 상기 산화박막의 두께는 30∼300Å으로 하는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
- 제 1항에 있어서, 상기 열산화 공정시 반응 챔버내로 웨이퍼를 로딩하거나 언로딩할 때 대기 중의 O2에 의해 텅스텐이 산화되는 것을 방지하고자 로딩 온도를500℃이하로 하는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
- 제 1항에 있어서, 상기 열산화 공정시 반응 챔버내로 웨이퍼를 로딩하거나 언로딩할 때 대기 중의 O2에 의해 텅스텐이 산화되는 것을 방지하고자 N2, H2, He 또는 Ar 등의 기체 내지 이들을 함께 과량으로 불어넣어 주는 것을 특징으로 하는 반도체장치의 텅스텐 게이트전극 제조방법.
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| KR1019990026385A KR100303186B1 (ko) | 1999-07-01 | 1999-07-01 | 반도체장치의 텅스텐 게이트전극 제조방법 |
Publications (2)
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ID=19598649
Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886699B1 (ko) * | 2002-10-31 | 2009-03-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 ｍｉｍ 캐패시터 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-07-01 KR KR1019990026385A patent/KR100303186B1/ko not_active IP Right Cessation
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