KR20030048205A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 폴리사이드(W-polycide) 게이트 형성방법을 개시하며, 개시된 본 발명의 방법은, 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역 및 소자분리막 상에 산화막과 폴리실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계; 상기 텅스텐실리사이드막과 폴리실리콘막의 계면에 Si이 퇴적되도록 상기 결과물에 대해 Si을 이온주입하는 단계; 및 게이트의 형태로 상기 텅스텐실리사이드막과 폴리실리콘막 및 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 한다. 여기서, 본 발명의 방법은 상기 폴리실리콘막을 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착하고, 상기 텅스텐실리사이드막을 WF6 및 SiH4 가스, 또는, WF6 및 SiH2Cl2 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착하며, 상기 Si의 이온주입은 Si 원자를 포함하는 가스 화합물, 바람직하게, SiH4 또는 SiH2Cl2를 소오스 가스로 사용하여 수행한다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히, 텅스텐 폴리사이드 구조의 게이트에서 플로오린의 침투에 의한 게이트 및 게이트산화막의 특성 저하를 방지할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 통상 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨으로써, 상기한 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
이에, 상기 폴리실리콘을 대체할 수 있는 새로운 물질의 게이트에 대한 개발이 필요하게 되었고, 전이금속-실리사이드 물질을 이용한 폴리사이드(polycide) 게이트가 제안되었다.
폴리사이드 게이트, 예컨데, 텅스텐 폴리사이드(W-polycide) 게이트는 폴리실리콘막과, 텅스텐실리사이드(WSix)막이 적층된 구조로서, 폴리실리콘의 단일막에 비해 미세 선폭에서의 저저항 구현이 가능하다.
이와 같은 텅스텐 폴리사이드 게이트를 구현함에 있어서, 종래에는 소자분리막이 구비된 반도체 기판 상에 산화막 및 폴리실리콘막을 형성한 후, SiH4 또는 SiH2Cl2 가스와 WF6 가스를 이용하여 텅스텐실리사이드막을 증착하고, 그런다음, 상기 게이트의 형태대로 상기 막들을 패터닝하고, 그리고나서, 식각 데미지를 회복시키기 위해 어닐링을 수행한다.
그러나, 종래 기술에 따라 형성된 텅스텐 폴리사이드 게이트에 따르면, 텅스텐실리사이드막의 증착시에 사용되는 WF6 가스의 플르오린(F)이 후속의 열공정 동안에 게이트산화막으로 확산하여 전자 트랩(electron trap)을 형성하거나, 또는, 게이트산화막의 두께를 증가시킴으로써, 게이트 특성의 열화가 초래되는 문제점이 있다. 여기서, 전자 트랩은 게이트산화막으로 침투된 플루오린이 Si-O의 결합을 끊는 것으로 인해 형성되는 것이며, 상기 게이트산화막의 두께 증가는 분해된 산소가 기판 실리콘 및 폴리실리콘막의 실리콘과 반응하여 추가 산화막을 형성하기 때문이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 플루오린의 침투에 의한 게이트 특성 저하를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 텅스텐 폴리사이드 구조의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명에 따라 형성된 텅스텐 폴리사이드에서의 플루오린 침투 억제를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 산화막 4 : 폴리실리콘막
5 : 텅스텐실리사이드막 6 : Si 원자
10 : 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역 및 소자분리막 상에 산화막과 폴리실리콘막 및 텅스텐실리사이드막을 차례로 형성하는 단계; 상기 텅스텐실리사이드막과 폴리실리콘막의 계면에 Si이 퇴적되도록 상기 결과물에 대해 Si을 이온주입하는 단계; 및 게이트의 형태로 상기 텅스텐실리사이드막과 폴리실리콘막 및 산화막을 패터닝하는 단계를 포함한다.
여기서, 상기 폴리실리콘막은 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착한다. 또한, 상기 텅스텐실리사이드막은 WF6 및 SiH4 가스, 또는, WF6 및 SiH2Cl2 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착한다. 아울러, 상기 Si의 이온주입시에는 Si 원자를 포함하는 가스 화합물, 바람직하게, SiH4 또는 SiH2Cl2를 소오스 가스로 사용한다.
본 발명에 따르면, 폴리실리콘막과 텅스텐실리사이드막의 계면에 Si을 퇴적시킴으로써, 후속하는 열공정 동안에 플루오린이 게이트산화막으로 침투되는 것을 방지할 수 있으며, 이에 따라, 게이트산화막을 포함한 게이트의 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 텅스텐 폴리사이드 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(1)의 적소에 공지의 소자분리 공정, 예컨데, STI(Shallow Trench Isolation) 공정을 통해 액티브 영역을 한정하는 트렌치형의 소자분리막(2)을 형성한다. 그런다음, 상기 기판(1)의 액티브 영역 상에 열공정 또는 증착 공정을 통해 산화막(3)을 형성하고, 상기 산화막(3) 및 소자분리막(3) 상에 폴리실리콘막(4)을 증착한다. 상기 폴리실리콘막(4)은 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착한다.
그 다음, 상기 폴리실리콘막(4)에 대한 예비-클리닝(pre-cleaning)을 수행한 상태에서, 상기 폴리실리콘막(4) 상에 WF6 및 SiH4 가스, 또는, WF6 및 SiH2Cl2 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 소정 두께로 텅스텐실리사이드막(5)을 증착한다.
도 1b를 참조하면, 상기 결과물에 대해 Si을 이온주입하여 상기 텅스텐실리사이드막(5)과 폴리실리콘막(4)의 계면에 Si 원자들을 퇴적(pile-up)시킨다. 여기서, 상기 Si의 이온주입은 Si 원자를 포함하는 가스 화합물, 예컨데, SiH4 또는 SiH2Cl2를 소오스 가스로 사용하며, 특히, 에너지 및 도우즈를 조절하여 폴리실리콘막(4)과 텅스텐실리사이드막(5)의 계면에 퇴적되도록 한다.
도 1c를 참조하면, 공지의 포토리소그라피 공정을 통해 상기 텅스텐실리사이드막(5) 상에 식각마스크를 형성한 후, 이 식각마스크를 이용하여 상기 텅스텐실리사이드막과 폴리실리콘막 및 산화막을 식각하고, 그리고나서, 상기 식각시에 발생된 식각데미지를 회복시키기 위해 어닐링을 수행하여 본 발명에 따른 텅스텐 폴리사이드 게이트(10)를 형성한다.
여기서, 텅스텐 폴리사이드 게이트의 형성 후에 열공정을 수행할 경우, 종래의 게이트 구조에서는 WF6에서의 플루오린이 게이트산화막에 침투하여 게이트의 특성 저하가 야기되지만, 본 발명의 게이트 구조에서는 이러한 게이트의 특성 저하가 야기되지 않는다.
즉, 도 2에 도시된 바와 같이, 본 발명의 게이트 구조에 있어서는 폴리실리콘막(4)과 텅스텐실리사이드막(5)의 계면에 Si 원자(6)가 퇴적되어 있는 것으로 인해, 플루오린(F)의 게이트산화막으로의 침투가 상기 Si 원자(6)에 의해 차단되며, 따라서, 상기 플루오린에 의한 게이트산화막의 열화는 방지되고, 결국, 게이트의 특성 저하가 발생되지 않게 된다.
이상에서와 같이, 본 발명은 Si의 이온주입을 통해 텅스텐실리사이드막의 증착시에 유입된 플루오린(F)의 게이트산화막으로의 확산을 억제시킴으로써, 게이트산화막의 특성 열화를 방지할 수 있으며, 이에 따라, 게이트 특성 및 그 제조수율을 확보할 수 있다.
또한, 폴리실리콘막과 텅스텐실리사이드막의 계면에 Si 원자가 퇴적되는 것으로 인해, 상기 폴리실리콘막과 텅스텐실리사이드막간의 접착력도 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계;상기 기판의 액티브 영역 및 소자분리막 상에 산화막과 폴리실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계;상기 텅스텐실리사이드막과 폴리실리콘막의 계면에 Si이 퇴적되도록 상기 결과물에 대해 Si을 이온주입하는 단계; 및게이트의 형태로 상기 텅스텐실리사이드막과 폴리실리콘막 및 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 텅스텐실리사이드막은WF6 및 SiH4 가스, 또는, WF6 및 SiH2Cl2 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 Si을 이온주입하는 단계는,Si 원자를 포함하는 가스 화합물을 이용하여 Si 원자가 상기 텅스텐실리사이드막과 폴리실리콘막의 계면에 퇴적되도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 Si 원자를 포함하는 가스 화합물은SiH4 또는 SiH2Cl2인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 텅스텐실리사이드막과 폴리실리콘막 및 게이트산화막을 패터닝하는 단계 후,상기 기판 결과물을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020010078072A KR20030048205A (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 게이트 형성방법 |
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ID=29574160
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680472B1 (ko) * | 2005-12-15 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| US7544597B2 (en) | 2005-01-17 | 2009-06-09 | Samsung Electronics Co., Ltd. | Method of forming a semiconductor device including an ohmic layer |
-
2001
- 2001-12-11 KR KR1020010078072A patent/KR20030048205A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7544597B2 (en) | 2005-01-17 | 2009-06-09 | Samsung Electronics Co., Ltd. | Method of forming a semiconductor device including an ohmic layer |
| US7875939B2 (en) | 2005-01-17 | 2011-01-25 | Samsung Electronics Co., Ltd. | Semiconductor device including an ohmic layer |
| KR100680472B1 (ko) * | 2005-12-15 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
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