KR20030048206A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 폴리사이드 게이트를 형성한 후에 플루오린(F)의 게이트 산화막으로의 침투에 기인하는 게이트산화막의 특성 열화를 방지하기 위한 방법을 개시하며, 개시된 본 발명의 게이트 형성방법은, 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역 및 소자분리막 상에 게이트산화막과 폴리실리콘막 및 텅스텐실리사이드막을 차례로 형성하는 단계; 상기 텅스텐실리사이드막의 표면 내에 H2가 퇴적되도록 상기 결과물에 대해 H2를 이온주입하는 단계; 및 상기 텅스텐실리사이드막과 폴리실리콘막 및 게이트산화막을 게이트 형태로 패터닝하는 단계를 포함한다. 여기서, 본 발명의 방법은 상기 폴리실리콘막을 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착하며, 상기 텅스텐실리사이드막을 WF6 및 SiH4 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착하고, 상기 H2 이온주입은 수소(Hydrogen)를 포함한 가스 화합물로 수행한다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히, 텅스텐 폴리사이드 게이트를 형성한 후에 플로오린(F)의 게이트산화막으로의 침투에 기인하는 특성 저하를 방지하기 위한 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 통상 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨으로써, 상기한 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
이에, 상기 폴리실리콘을 대체할 수 있는 새로운 물질의 게이트에 대한 개발이 필요하게 되었고, 전이금속-실리사이드 물질을 이용한 폴리사이드(polycide) 게이트가 제안되었다.
폴리사이드 게이트, 예컨데, 텅스텐 폴리사이드(W-polycide) 게이트는 폴리실리콘막과, 텅스텐실리사이드(WSix)막이 적층된 구조로서, 폴리실리콘의 단일막에 비해 미세 선폭에서의 저저항 구현이 가능하다.
이와 같은 텅스텐 폴리사이드 게이트를 구현함에 있어서, 종래에는 소자분리막이 구비된 반도체 기판 상에 산화막 및 폴리실리콘막을 형성한 후, SiH4 가스와 WF6 가스를 이용하여 텅스텐실리사이드막을 증착하고, 그런다음, 상기 게이트의 형태대로 상기 막들을 패터닝하고, 그리고나서, 식각 데미지를 회복시키기 위해 어닐링을 수행한다.
그러나, 종래 기술에 따라 형성된 텅스텐 폴리사이드 게이트에 있어서는 다음과 같은 문제점이 있다.
SiH4 가스와 WF6 가스를 이용하여 텅스텐실리사이드막을 증착하게 되면, 막 내에는 플르오린(F)이 소정 농도, 예컨데, 1020이온/㎤ 이상 함유된다. 그런데, 플루오린은 원자 크기가 매우 작기 때문에 후속의 열공정 동안에 하부막인 폴리실리콘막을 통과하여 게이트산화막으로 확산되고, 이 결과, 게이트산화막으로 확산된 플루오린이 실리콘산화막의 Si-O의 결합을 끊는 것으로 인해 전자 트랩(electron trap)이 형성되며, 아울러, 분해된 산소가 기판 실리콘 및 폴리실리콘막의 실리콘과 반응하여 추가 산화막을 형성함으로써 게이트산화막의 두께가 증가되는 바, 결국, 게이트산화막의 특성 열화가 초래된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 플루오린의 침투에 기인하는 게이트산화막의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 텅스텐 폴리사이드 구조의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따라 형성된 텅스텐 폴리사이드에서의 플루오린 침투 억제를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트산화막 4 : 폴리실리콘막
5 : 텅스텐실리사이드막 6 : H2
10 : 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역 및 소자분리막 상에 게이트산화막과 폴리실리콘막 및 텅스텐실리사이드막을 차례로 형성하는 단계; 상기 텅스텐실리사이드막의 표면 내에 H2가 퇴적되도록 상기 결과물에 대해 H2를 이온주입하는 단계; 및 상기 텅스텐실리사이드막과 폴리실리콘막 및 게이트산화막을 게이트 형태로 패터닝하는 단계를 포함한다.
또한, 본 발명의 방법은 상기 폴리실리콘막을 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착하며, 상기 텅스텐실리사이드막을 WF6 및 SiH4 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착한다.
게다가, 본 발명의 방법은 상기 H2 이온주입을 수소(Hydrogen)를 포함한 가스 화합물로 수행한다.
본 발명에 따르면, H2 이온주입을 통해 텅스텐실리사이드막의 표면에 H2를 퇴적시킴으로써, 후속하는 열공정 동안에 플루오린이 H2와 결합되도록 함으로써, 상기 플루오린의 게이트산화막으로의 침투를 방지할 수 있으며, 그래서, 게이트산화막의 특성 열화를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 텅스텐 폴리사이드 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(1)의 적소에 공지의 소자분리(Isolation) 공정, 예컨데, STI(Shallow Trench Isolation) 공정을 통해 액티브 영역을 한정하는 트렌치형의 소자분리막(2)을 형성한다. 그런다음, 상기 기판(1)의 액티브 영역 상에 열 공정 또는 증착 공정을 통해 게이트산화막(3)을 형성하고, 상기 게이트산화막(3) 및 소자분리막(3) 상에 폴리실리콘막(4)을 증착한다. 여기서, 상기 폴리실리콘막(4)은 SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착함이 바람직하다.
계속해서, 상기 폴리실리콘막(4) 상에 모노 실란(Mono Silane : SiH4) 가스 및 WF6를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 텅스텐실리사이드막(5)을 증착한다.
도 2를 참조하면, 상기 결과물에 대해 H2 이온주입을 수행하여, 텅스텐실리사이드막(5)의 표면 내에 H2(6)를 퇴적(pile-up)시킨다. 여기서, 상기 H2 이온주입은 수소(Hydrogen)을 포함한 가스 화합물을 소오스 가스로 사용하여 수행하며, 특히, 에너지 및 도우즈를 적절하게 조절하여 Rp(projected range)가 상기 텅스텐실리사이드막(5)의 표면이 되도록 한다.
도 3을 참조하면, 공지의 포토리소그라피 공정을 통해 상기 텅스텐실리사이드막(5) 상에 식각마스크(도시안됨)를 형성한 후, 이 식각마스크를 이용하여 상기 텅스텐실리사이드막(5)과 폴리실리콘막(4) 및 게이트산화막(3)을 식각하여 본 발명에 따른 텅스텐 폴리사이드 게이트(10)를 형성한다.
전술한 바와 같은 공정을 통해 형성되는 본 발명의 텅스텐 폴리사이드 게이트(10)는 다음과 같은 잇점을 갖는다.
먼저, SiH4 및 WF6 가스를 이용한 텅스텐실리사이드막을 증착을 통해 텅스텐 폴리사이드 구조의 게이트를 형성한 경우, 후속의 열공정 동안에 텅스텐실리사이드막 내에 함유된 플루오린이 게이트산화막으로 확산되어 게이트산화막의 특성 열화가 초래된다.
그런데, 본 발명의 게이트 구조의 경우, 도 4에 도시된 바와 같이, 텅스텐실리사이드막(5)의 표면에 H2(6)가 퇴적되어 있는 것으로 인해, 후속의 열공정 동안에 막 내에 함유된 플루오린(F)의 게이트산화막(3)으로 확산되기 보다는 H2와 반응하여 HF 화합물 형태로 결합하게 된다. 이것은 플루오린 원자가 -1가 이온인 반면, 수소는 +1가를 갖기 때문이다.
따라서, 텅스텐실리사이드막 내에 함유된 플루오린이 H2와 결합하여 HF 화합물의 형태로 제거되는 바, 플루오린의 게이트산화막으로의 확산은 억제되며, 결국, 상기 플루오린의 확산에 기인하는 게이트산화막의 특성 열화는 방지된다.
이상에서와 같이, 본 발명은 H2 이온주입을 통해 텅스텐실리사이드막에 함유된 플루오린(F)의 게이트산화막으로의 확산을 억제시킴으로써, 게이트산화막의 특성 열화를 방지할 수 있으며, 그래서, 게이트 특성 및 그 제조수율을 확보할 수 있다.
또한, 상기 H2 이온주입시에는 텅스텐실리사이드막이 비정질화되는데, 이렇게 비정질 상태로된 텅스텐실리사이드막의 그레인(grain)이 후속의 열공정 동안에 성장되는 바, 게이트의 면저항(Rs)을 더욱 감소시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 소자분리막에 의해 액티브 영역이 한정된 반도체 기판을 제공하는 단계;상기 기판의 액티브 영역 및 소자분리막 상에 게이트산화막과 폴리실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계;상기 텅스텐실리사이드막의 표면 내에 H2가 퇴적되도록 상기 결과물에 대해 H2를 이온주입하는 단계; 및상기 텅스텐실리사이드막과 폴리실리콘막 및 게이트산화막을 게이트 형태로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은SiH4 및 SiH2Cl2 가스를 이용하여 500∼700℃의 온도 및 760 Torr 이하의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 텅스텐실리사이드막은WF6 및 SiH4 가스를 이용하여 300∼500℃의 온도 및 10 Torr 이하의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 H2 이온주입은 수소(Hydrogen)을 포함한 가스 화합물로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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| KR1020010078073A KR20030048206A (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010078073A KR20030048206A (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030048206A true KR20030048206A (ko) | 2003-06-19 |
Family
ID=29574161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010078073A KR20030048206A (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030048206A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100933683B1 (ko) * | 2003-06-30 | 2009-12-23 | 주식회사 하이닉스반도체 | 텅스텐 및 실리콘의 공존 상태의 반도체 장치 제조공정에서 선택적 실리콘 산화막 형성 방법 |
| US8133801B1 (en) * | 2005-07-27 | 2012-03-13 | Spansion Llc | Method for forming a semiconducting layer with improved gap filling properties |
-
2001
- 2001-12-11 KR KR1020010078073A patent/KR20030048206A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100933683B1 (ko) * | 2003-06-30 | 2009-12-23 | 주식회사 하이닉스반도체 | 텅스텐 및 실리콘의 공존 상태의 반도체 장치 제조공정에서 선택적 실리콘 산화막 형성 방법 |
| US8133801B1 (en) * | 2005-07-27 | 2012-03-13 | Spansion Llc | Method for forming a semiconducting layer with improved gap filling properties |
| US8647969B1 (en) | 2005-07-27 | 2014-02-11 | Spansion Llc | Method for forming a semiconductor layer with improved gap filling properties |
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