KR100842900B1 - 반도체소자의 게이트 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트 및 그 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 게이트 형성 방법은, 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계; 상기 반도체기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 다결정 실리콘층과 텅스텐을 함유한 도전층을 적층하는 단계; 상기 전체 결과물내에 질소 임플란트를 실시하는 단계; 상기 텅스텐을 함유한 도전층과 다결정실리콘층 계면에 텅스텐실리콘 나이트라이드막을 형성하는 단계를 포함하여 구성된다.
Description
도 1 내지 도 4는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
11 : 반도체기판 13 : 트렌치소자분리막
15 : 게이트절연막 17 : 폴리실리콘층
19 : 텅스텐실리사이드막 21 : 임플란트된 질소
23 : 텅스텐실리콘나이트라이드
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 모노 사일렌 베이스(mono sline base) 텅스텐 실리사이드 게이트 및 이를 형성하는 방법에 관한 것이다.
일반적으로, 소자의 집적도 증가에 따른 RC 지연 개선을 위하여 게이트 물질 은 폴리실리콘 게이트에서 텅스텐/폴리실리콘의 폴리사이드 게이트로 전환되었다.
그러나, 텅스텐실리사이드의 적용에 따라 게이트 Rs 의 감소로 인해 소자의 작동 속도는 증가하지만 게이트산화막의 특성이 열화되는 문제점이 발생된다. 즉, MS WSix를 증착할 때 소오스 가스인 WF6 에 의해 필름내에 플루오린이 함유된다.
이렇게 MS WSix에서 게이트산화막이 열화되는 것은 소오스 가스인 WF6로 인한 플루오린이 게이트산화막으로 확산하여 Si-O 결합을 끊고 전자트랩을 형성하며, 분해된 산소가 하부의 실리콘 및 상부의 폴리실리콘과 반응하여 추가 산화막을 성함으로써 발생되는 것이다.
따라서, 이와 같은 플루오린이 후속 열공정에서 게이트산화막으로 확산하여 전자트랩을 형성하거나 게이트산화막의 두께를 증가시키는 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, MS WSix게이트 적용시에 발생되는 플루오린에 의한 게이트산화막특성의 열화문제점을 개선시킬 수 있는 반도체소자의 게이트 및 그 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트산화막내의 전자 트랩 및 게이트산화막의 두께증가를 방지하여 고집적소자의 RC 지연을 개선시킬 수 있는 반도체소자의 게이트 및 그 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 형성방법은, 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계; 상기 반도체기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 다결정실리콘층과 텅스텐을 함유한 도전층을 적층하는 단계; 상기 전체 결과물내에 질소 임플란트를 실시하는 단계; 상기 텅스텐을 함유한 도전층과 다결정실리콘층 계면에 텅스텐실리콘 나이트라이드막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
삭제
(실시예)
이하, 본 발명에 따른 반도체소자의 게이트 및 그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 게이트 및 그 형성방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 게이트 형성방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)내에 활성영역과 비활성영역을 한정하기 위한 얕은 트렌치소자분리막(13)을 형성한다.
그다음, 상기 반도체기판(11)의 표면에 게이트산화막(15)을 형성한후 전체 결과물상에 폴리실리콘층(17) 및 MS WSix 층(19)을 순차적으로 증착한다. 이때, 상기 폴리실리콘층(17)의 증착은 SiH4 및 SiH2Cl2 가스를 이용하여 500 내지 700 ℃ 증착온도와 760 Torr 이하의 증착압력, 바람직하게, 0.1 내지 760Torr의 증착압력에서 진행한다. 또한, 상기 MS WSix층(9)의 증착은, WF6 및 SiH4 가스를 이용하여 300 내지 500 ℃ 증착온도 및 10 Torr 이하의 증착압력하에서 진행한다.
이어서, 도 2에 도시된 바와같이, 질소 소스를 이용한 임플란트를 실시하여 상기 MS Six층(19)과 폴리실리콘층(17)의 계면에 임플란트된 질소(21)가 파일업되도록 한다. 이때, 상기 임플란트 조건은, N2 및 NH3 등의 소오스가스를 이용하여 에너지 및 도오즈량을 적절히 조절하여 질소원자가 텅스텐실리사이드막/폴리실리콘층의 계면에 파일업되도록 진행한다.
그다음, 도면에는 도시하지 않았지만, MS Six층(19)상에 감광물질을 도포한후 이를 노광 및 현상공정을 거쳐 패터닝하여 게이트마스크용 감광막패턴(미도시)을 형성한다.
이어서, 도 3에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 상기 MS Six층(19)과 폴리실리콘층(17)을 순차적으로 패터닝하여 MS Six층 패턴(19a)과 폴리실리콘층패턴(17a)을 형성한다. 이때, 상기 MS Six층패턴(19a)과 폴리실리콘층패턴(17a)을 게이트를 구성한다.
그다음, 도 4에 도시된 바와같이, 후속열공정에 의해 폴리사이드 아닐링처리하여 상기 임플란트된 질소(21)가 텅스텐실리사이드(WSix) 및 폴리실리콘과 반응하 도록 하여 텅스텐실리콘질화막(21a)을 형성한다. 이렇게 하여 플루오린은 치밀한 구조를 가지는 텅스텐실리콘질화막에 의한 확산장벽에 의해 게이트산화막으로 확산되는 것이 억제된다.
한편, 본 발명의 다른 실시예는, 도면에는 도시하지 않았지만, 텅스텐과 폴리실리콘이 반응하여 높은 저항의 텅스텐실리사이드가 형성되는 것을 방지하기 위해, 다음과 같은 제조공정에 의해 이루어진다.
본 발명의 다른 실시예는, 도면에 도시하지는 않았지만, 먼저 폴리실리콘층을 반도체기판상에 형성한후 그 위에 텅스텐층을 증착한다. 이때, 상기 폴리실리콘층의 증착은 SiH4 및 SiH2Cl2 가스를 이용하여 500 내지 700 ℃ 증착온도와 760 Torr 이하의 증착압력, 바람직하게, 0.1 내지 760Torr의 증착압력에서 진행한다. 또한, 상기 텅스텐(W)층의 증착은, W 타겟을 이용하여 Ar 스퍼터링으로 25 내지 500 ℃ 증착온도 및 10 Torr 이하의 증착압력하에서 진행한다.
그다음, 질소임플란트를 실시하여 텅스텐/폴리실리콘의 계면에 질소를 파일업시켜 후속 열공정에서 텅스텐실리콘질화막을 형성함므로써 높은 저항의 텅스텐실리사이드가 형성되는 것이 방지된다. 상기 임플란트 조건은, N2 및 NH3 등의 소오스가스를 이용하여 에너지 및 도오즈량을 적절히 조절하여 질소원자가 텅스텐실리사이드막/폴리실리콘층의 계면에 파일업되게 진행한다.
이렇게 하여 높은 저항의 텅스텐실리사이드가 형성되는 것이 방지된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 게이트 및 그 형성방법에 있어서는 MS WSix을 증착한다음 질소임플란트를 실시하여 텅스텐실리사이드/폴리실리콘계면에 질소를 파일업시킨 후 후속열공정에서 텅스텐실리콘질화 장벽을 형성시켜 주므로 인해 다음과 같은 효과가 있다.
본 발명에 의하면, 질소 임플란트 방법을 이용하여 플루오린이 게이트산화막으로 확산하여 게이트산화막 특성을 열화시키는 것을 방지할 수 있다. 즉, 텅스텐실리사이드/폴리실리콘계면에 임플란트에 의해 질소를 파일업시켜 3원자 화합물인 W-Si-N 구조를 형성하므로써 후속 열공정에서 플루오린이 게이트 산화막으로 이동하는 장벽역할을 하게 된다. 이는 3원자를 가지는 물질은 2원자에의해 형성되는 물질보다 더 치밀한 구조를 가지기 때문에 플루오린같은 작은 원자가 확산하여 가는 데 좋은 장벽 역할을 할 수 있기 때문이다.
본 발명에 의하면, 플루오린이 게이트산화막으로 확산하여 발생되는 게이트산화막내의 전자트랩 형성을 방지하므로써 게이트산화막의 신뢰성 특성의 저하를 방지할 수 있다.
또한, 플루오린의 게이트산화막으로의 확산에 의한 게이트산화막 두께 증가를 방지하여 쓰레솔드 전압의 변화를 방지할 수 있다.
그리고, 텅스텐실리사이드/폴리실리콘 계면에 형성된 텅스텐실리콘질화막에 의해 텅스텐실리콘실리사이드막의 증착과정에서 막에 함유되는 많은 금속불순물 소오스의 게이트산화막으로의 이동을 방지하여 게이트산화막 리키지의 안정적 유지 및 소자수율을 향상시킬 수 있다.
더욱이, 질소임플란트를 실시하여 텅스텐실리사이드를 완전히 비정질화시키므로써 게이트의 패터닝 균일도를 향상시킬 수 있다.
따라서, 이와 같이 질소 임플란트에 의해 텅스텐실리사이드를 완전히 비정질화시키므로써 후속열처리 과정에 텅스텐실리사이드의 그레인 성장을 증가시켜 게이트의 저항(Rs)을 감소시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (10)
- 삭제
- 삭제
- 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계;상기 반도체기판상에 게이트절연막을 형성하는 단계;상기 게이트절연막상에 다결정실리콘층과 텅스텐을 함유한 도전층을 적층하는 단계;상기 다결정실리콘층과 텅스텐을 함유한 도전층의 계면에 질소 임플란트를 실시하는 단계;상기 텅스텐을 함유한 도전층과 다결정실리콘층 계면에 텅스텐실리콘나이트라이드막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체소자의 게이트의 형성방법.
- 제3항에 있어서, 상기 다결정실리콘층을 형성하는 단계는,SiH4 및 SiH2Cl2 가스를 이용하여 500 내지 700 ℃ 증착온도와 0.1 내지 760 Torr의 증착압력에서 진행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제3항에 있어서, 상기 텅스텐을 함유한 도전층은 텅스텐실리사이드막 또는 텅스텐막인 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제5항에 있어서, 상기 텅스텐실리사이드막을 형성하는 단계는,WF6 및 SiH4 가스를 이용하여 300 내지 500 ℃ 증착온도 및 0.1 내지 10 Torr 의 증착압력하에서 진행하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 삭제
- 제3항에 있어서, 상기 텅스텐을 함유한 도전층과 다결정실리콘층 계면에 텅스텐실리콘나이트라이드막을 형성하는 단계는, 후속열공정에 의한 아닐링처리에 의해 이루어지는 것을 특징으로하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제5항에 있어서, 상기 텅스텐막을 형성하는 단계는,W 타겟과 Ar 소오스 가스를 이용하여 25 내지 500 ℃의 증착온도 및 0.1 내지 10Torr의 증착압력하에서 진행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
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| JPH08139092A (ja) * | 1994-02-21 | 1996-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9349821B2 (en) | 2010-07-02 | 2016-05-24 | Samsung Electronics Co., Ltd. | Electrode structure, method of fabricating the same, and semiconductor device including the electrode structure |
| US10685959B2 (en) | 2010-07-02 | 2020-06-16 | Samsung Electronics Co., Ltd. | Electrode structure, method of fabricating the same, and semiconductor device including the electrode structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030050053A (ko) | 2003-06-25 |
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