KR100673166B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 텅스텐막을 이용하여 게이트를 형성한 후 텅스텐막이 산화되지 않는 조건에서 저압화학기상증착 방법으로 질화막을 형성하고, 소자의 전기적 특성 열화를 방지하기 위하여 질화막을 래디컬 산화 방식으로 산화시켜 산화막으로 변환시킴으로써 텅스텐막의 이상 산화를 확실히 방지할 수 있어 소자의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법이 제시된다.
게이트, 텅스텐, 이상 산화 방지, 질화막, 래디컬 산화
Description
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 및 도 2(b)는 본 발명의 다른 실시 예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 본 발명의 다른 실시 예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 텅스텐막
15 : 하드 마스크막 16 : 측벽 산화막
17 : 질화막 18 : 산화막
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 텅스텐막을 이용한 게이트 형성 공정에서 텅스텐막의 이상 산화를 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아지고, 회로 선폭이 좁아짐에 따라 소자의 속도를 향상시키기 위해서는 전극으로 저항이 낮은 물질의 도입이 필수적이다. 현재 저항이 낮은 물질로 가장 널리 도입되고 있는 물질이 텅스텐이다. 이 텅스텐을 소자의 게이트 전극으로 사용하는 경우에는 기존의 실리사이드에 비해 여러가지 문제점이 대두되고 있다. 그중 가장 큰 문제점은 게이트 라인 식각 후 노출되는 텅스텐의 사이드월이 후속 열공정, 산화 공정 또는 증착 공정시 이상 산화가 발생되기 쉽다는 것이다. 이러한 이상 산화를 방지하기 위하여 여러가지 기술들이 적용되고 있다. 현재 적용중인 기술로는 질화막을 저압화학기상증착(LP-CVD) 방식을 이용하여 게이트 사이드월에 증착하여 텅스텐을 실링(sealing)하거나 스페이서로 사용하는 방법, 원자층 증착(ALD) 방식에 의해 저온에서 산화막을 증착하는 방법 등이 사용중에 있다.
이러한 종래의 기술은 텅스텐의 사이드월 실링을 물리적으로 구현하는데는 문제없이 적용되고 있다. 그러나, 소자의 전기적 특성은 열화되는 문제를 가져와 적용이 어려운 실정이다. 질화막의 경우 응력이나 막질에 함유되어 있는 수소의 영향으로 인한 열화를 가져오고 있으며, 원자층 증착(ALD) 방식에 의한 산화막의 경우 촉매와 소오스 가스에 함유된 탄소 및 염소에 의한 소자의 열화를 가져오고 있다. 따라서, 물리적으로는 텅스텐의 이상 산화를 방지하고, 전기적으로는 트랩 차 지등의 소자 특성 열화가 없는 사이드월 실링이 가능한 대체 물질이 필요한 실정이다.
본 발명의 목적은 텅스텐막을 이용한 게이트 형성 공정에서 텅스텐막의 이상 산화를 방지하고, 소자의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 전면에 질화막을 형성한 후 래디컬 산화(radical oxidation) 방식으로 질화막을 산화막으로 변환시킴으로써 텅스텐막의 이상 산화를 방지하고, 소자의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 게이트 형성 방법은 반도체 기판 상부의 소정 영역에 게이트 산화막, 폴리실리콘막 및 텅스텐막이 적층된 게이트를 형성하는 단계; 전체 구조 상부에 질화막을 형성하는 단계; 및 래디컬 산화 공정을 실시하여 상기 질화막을 산화막으로 변환시키는 단계를 포함한다.
상기 텅스텐막을 형성하기 이전에 확산 방지막을 형성하는 단계를 더 포함한다.
상기 확산 방지막은 WNx막 또는 TiN막을 이용하여 형성한다.
상기 게이트를 형성한 후 상기 폴리실리콘막의 측벽 및 상기 반도체 기판 상부에 측벽 산화막을 형성하는 단계를 더 포함한다.
상기 측벽 산화막 형성 공정은 H2 분위기에서 H2와 H2O의 비율을 조절하여 600 내지 1000℃의 온도에서 실시한다.
상기 측벽 산화막은 상기 질화막을 형성한 후 선택적 산화 공정을 실시하여 형성한다.
상기 측벽 산화막은 상기 래디컬 산화 공정으로 상기 질화막을 상기 산화막으로 변환한 후 산화 공정을 실시하여 형성한다.
상기 측벽 산화막은 순수 열공정으로 형성한다.
상기 측벽 산화막은 상기 래디컬 산화 공정과 병합한 산화 공정을 실시하여 형성한다.
상기 질화막은 상기 텅스텐막이 산화되지 않는 배치 타입의 저압화학기상증착(LP-CVD) 방식으로 형성한다.
상기 게이트가 형성된 상기 반도체 기판을 상기 텅스텐막이 산화되지 않는 온도를 유지하고 질소 계열의 가스가 유입되는 반응로에 로딩하는 단계; 상기 반도체 기판이 로딩된 후 질소 가스등을 이용한 퍼지 및 펌핑을 실시하여 상기 반응로 내에 잔존하는 산소 가스를 완전히 제거하는 단계; 상기 반응로 내의 산소 가스를 완전히 제거한 후 NH3 가스를 유입시켜 상기 반응로를 환원 분위기로 만든 후 반응로의 온도를 상승시키는 단계; 및 상기 반응로의 온도를 상승시킨 후 소오스 가스를 유입시켜 질화막을 형성하는 단계에 의해 형성된다.
상기 반응로내의 산소를 제거하면서 NH3 가스를 유입시켜 상기 반응로를 환원 분위기로 만든다.
상기 소오스 가스는 SiH4(MS) 또는 SiH2Cl2(DCS)를 이용한다.
상기 질화막은 10 내지 300Å의 두께로 형성한다.
상기 래디컬 산화 공정은 스롯 플레인 안테나 기술을 이용한다.
상기 슬롯 플레인 안테나 기술은 200 내지 500℃의 온도, 10-9 내지 700PA의 압력에서 N2 또는 Ar 등의 비활성 가스와 O2, H2 가스를 유입시켜 10eV 보다 낮은 이온 에너지를 갖는 중성인 래디컬 O* 분위기에서 질화막을 20 내지 300Å의 두께로 산화시킨다.
상기 N2 또는 Ar 등의 비활성 가스와 O2 가스만을 이용하여 높은 산화막 성장률의 단순 공정만을 사용한다.
상기 질화막이 모두 산화되기 전에 상기 H2가스를 상기 O2 가스대비 1:1 내지 3:1의 비율로 혼합한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐막(14) 및 하드 마스크막(15)을 순차적으로 형성한다. 여기서, 텅스텐막(14)을 형성하기 이전에 확산 방지막으로서 WNx막 또는 TiN막등을 형성할 수도 있으며, 텅스텐막(14)만을 형성할 수도 있다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(15)을 패터닝한 후 하드 마스크막(15)을 마스크로 텅스텐막(14), 폴리실리콘막(13) 및 게이트 산화막(12)을 식각하여 게이트를 형성한다. 게이트를 형성하기 위한 식각 공정시 발생되는 데미지(demage)를 보상하고, 안정적인 전기적 특성을 확보하기 위해 텅스텐막(14)은 산화되지 않으면서 폴리실리콘막(13) 및 반도체 기판(11)을 산화시키는 선택적 산화 공정을 실시하여 반도체 기판(11) 상부 및 폴리실리콘막(13) 측벽에 측벽 산화막(16)을 형성한다. 이때, 산화 공정은 H2 분위기에서 H2와 H2O의 비율을 조절하여 600∼1000℃의 온도에서 실시한다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐막(14) 및 하드 마스크막(15)을 순차적으로 형성한다. 여기서, 텅스텐막(14)을 형성하기 이전에 확산 방지막으로서 WNx막 또는 TiN막등을 형성할 수도 있으며, 텅스텐막(14)만을 형성할 수도 있다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(15)을 패터닝한 후 하드 마스크막(15)을 마스크로 텅스텐막(14), 폴리실리콘막(13) 및 게이트 산화막(12)을 식각하여 게이트를 형성한다. 게이트를 형성하기 위한 식각 공정시 발생되는 데미지(demage)를 보상하고, 안정적인 전기적 특성을 확보하기 위해 텅스텐막(14)은 산화되지 않으면서 폴리실리콘막(13) 및 반도체 기판(11)을 산화시키는 선택적 산화 공정을 실시하여 반도체 기판(11) 상부 및 폴리실리콘막(13) 측벽에 측벽 산화막(16)을 형성한다. 이때, 산화 공정은 H2 분위기에서 H2와 H2O의 비율을 조절하여 600∼1000℃의 온도에서 실시한다.
삭제
도 1(b)를 참조하면, 전체 구조 상부에 텅스텐막(14)이 산화되지 않는 배치 타입의 저압화학기상증착(LP-CVD) 방식으로 질화막(17)을 형성하는데, 그 방법을 설명하면 다음과 같다. 게이트가 형성되고, 게이트 측벽의 일부에 산화막(16)이 형성된 반도체 기판(11)을 텅스텐막(14)이 산화되지 않는 범위의 온도, 예컨데 400℃ 미만의 온도를 유지하고 질소 계열의 가스가 유입되는 반응로에 로딩한다. 반도체 기판(11)이 로딩된 후 400℃ 미만의 온도에서 질소 가스등을 이용하여 퍼지(purge) 와 펌핑(pumping)을 실시하여 반응로 내에 잔존하는 산소 가스를 완전히 제거한다. 이때, 반응로 내의 산소 가스를 제거하면서 NH3 가스를 유입시키거나 반응로 내의 산소 가스를 완전히 제거한 후 NH3 가스를 유입시켜 반응로를 환원 분위기로 만든 후 반응로의 온도를 상승시킨다. 반응로의 온도를 상승시킨 후 질화막 증착을 위한 소오스 가스를 유입시킨다. 이때, 소오스 가스는 실리콘 소오스 가스인 SiH4(MS) 또는 SiH2Cl2(DCS) 등을 이용한다. 이와 같은 방법으로 텅스텐막(14)이 산화되지 않는 안정적인 저압화학기상증착(LP-CVD) 방식으로 질화막(17)을 10∼300Å의 두께로 형성할 수 있다.
도 1(c)를 참조하면, 상기와 같이 질화막(17)에 의해 게이트가 실링(sealing)되면 전자의 트랩 차지 및 액티브 쪽의 스트레스 등으로 인하여 접합 특성의 열화등 소자의 특성을 지배적으로 좌우하는 전기적 특성을 열화시킨다. 따라서, 이를 방지하기 위해 낮은 온도를 갖는 래디컬 산화(radical oxidation) 기술을 이용하여 질화막(17)을 산화시키는데, 슬롯 플레인 안테나(Slot Plane Antenna; SPA) 기술을 이용하여 질화막(17)을 산화막(18)으로 변환시킨다. 이때, 200∼500℃의 온도, 10-9∼700PA의 압력, 20∼300Å의 두께로 산화될 수 있도록 N2 또는 Ar 등의 비활성 가스와 O2, H2 가스를 유입시켜 10eV 이하의 이온 에너지를 갖는 래디컬 O* 분위기에서 질화막(17)을 산화시켜 질화막(17)의 전체 또는 일부분을 산화막(18)으로 변환시킨다. 이때, 질화막(17)을 산화시키는 공정에 N2 또는 Ar 등의 비활성 가스와 O2 가스만을 이용하여 높은 산화막 성장률의 단순 공정만을 사용할 수도 있으며, 질화막이 모두 산화되기 전에 상기 H2가스를 상기 O2 가스대비 1:1 내지 3:1의 비율로 사용하는 방법을 적용할 수도 있다.
도 2(a) 및 도 2(b)는 본 발명의 다른 실시 예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 질화막을 형성한 이후에 측벽 산화막을 형성하는 제조 방법이다. 반도체 기판(21) 상부에 게이트 산화막(22), 폴리실리콘막(23), 텅스텐막(24) 및 하드 마스크막(25)을 순차적으로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(25)을 패터닝한 후 하드 마스크막(25)을 마스크로 텅스텐막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 식각하여 게이트를 형성한다. 게이트를 포함한 반도체 기판상에 질화막(26) 및 측벽 산화막(27)을 형성한다. 측벽 산화막(27)을 포함한 전체구조상에 래디컬 산화 공정을 실시한다.
도 2(b)를 참조하면, 게이트를 형성한 이후에 질화막을 형성하고, 래디컬 산화 공정을 실시하여 산화막을 형성한 이후에 측벽 산화막을 형성하는 제조 방법이다. 반도체 기판(21) 상부에 게이트 산화막(22), 폴리실리콘막(23), 텅스텐막(24) 및 하드 마스크막(25)을 순차적으로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(25)을 패터닝한 후 하드 마스크막(25)을 마스크로 텅스텐막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 식각하여 게이트를 형성한다. 게이트를 포함한 반도체 기판상에 질화막을 형성한 후, 래티컬 산화 공정을 실시하여 산화막(26a)으로 변환 시킨다. 산화막(26a) 상부에 측벽 산화막(27)을 형성한다.
즉, 게이트를 확정한 후 텅스텐막은 산화되지 않으면서 폴리실리콘막 및 반도체 기판을 산화시키는 선택적 산화 공정을 실시하여 반도체 기판 상부 및 폴리실리콘막 측벽에 측벽 산화막을 형성하는 공정은 후속 질화막을 형성한 후에 실시할 수도 있고, 래디컬 산화 공정으로 질화막을 산화막으로 변환한 후 산화 공정을 실시하여 형성할 수도 있다. 또한, 측벽 산화막은 산화 공정을 실시하지 않고 순수 열공정 또는 래디컬 산화 공정만으로 형성할 수 있다.
도 2(a)를 참조하면, 질화막을 형성한 이후에 측벽 산화막을 형성하는 제조 방법이다. 반도체 기판(21) 상부에 게이트 산화막(22), 폴리실리콘막(23), 텅스텐막(24) 및 하드 마스크막(25)을 순차적으로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(25)을 패터닝한 후 하드 마스크막(25)을 마스크로 텅스텐막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 식각하여 게이트를 형성한다. 게이트를 포함한 반도체 기판상에 질화막(26) 및 측벽 산화막(27)을 형성한다. 측벽 산화막(27)을 포함한 전체구조상에 래디컬 산화 공정을 실시한다.
도 2(b)를 참조하면, 게이트를 형성한 이후에 질화막을 형성하고, 래디컬 산화 공정을 실시하여 산화막을 형성한 이후에 측벽 산화막을 형성하는 제조 방법이다. 반도체 기판(21) 상부에 게이트 산화막(22), 폴리실리콘막(23), 텅스텐막(24) 및 하드 마스크막(25)을 순차적으로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(25)을 패터닝한 후 하드 마스크막(25)을 마스크로 텅스텐막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 식각하여 게이트를 형성한다. 게이트를 포함한 반도체 기판상에 질화막을 형성한 후, 래티컬 산화 공정을 실시하여 산화막(26a)으로 변환 시킨다. 산화막(26a) 상부에 측벽 산화막(27)을 형성한다.
즉, 게이트를 확정한 후 텅스텐막은 산화되지 않으면서 폴리실리콘막 및 반도체 기판을 산화시키는 선택적 산화 공정을 실시하여 반도체 기판 상부 및 폴리실리콘막 측벽에 측벽 산화막을 형성하는 공정은 후속 질화막을 형성한 후에 실시할 수도 있고, 래디컬 산화 공정으로 질화막을 산화막으로 변환한 후 산화 공정을 실시하여 형성할 수도 있다. 또한, 측벽 산화막은 산화 공정을 실시하지 않고 순수 열공정 또는 래디컬 산화 공정만으로 형성할 수 있다.
또한, 상기의 SPA 방식 이외에도 현재 사용되고 있는 다른 방식의 래디컬 산화 방식 또는 장치를 이용하여 본 발명을 구현할 수 있다. 이 경우 플라즈마를 이용하지 않을 수도 있으며, 400∼900℃의 공정 온도를 사용하면서 챔버나 반응로의 분위기를 10eV 보다 낮은 이온 에너지를 갖는 중성체인 O* 분위기로 형성하여 질화막을 산화시키는 방식을 이용할 수 있다. 이때, O*는 래디컬로써 강한 활동성을 갖는 중성체를 의미한다.
상술한 바와 같이 본 발명에 의하면 텅스텐막을 이용하여 게이트를 형성한 후 텅스텐막이 산화되지 않는 조건에서 저압화학기상증착 방법으로 질화막을 형성하고, 소자의 전기적 특성 열화를 방지하기 위하여 질화막을 래디컬 산화 방식으로 산화시켜 산화막으로 변환시킴으로써 텅스텐막의 이상 산화를 확실히 방지할 수 있어 소자의 특성 열화를 방지할 수 있다.
Claims (18)
- 반도체 기판 상부의 소정 영역에 게이트 산화막, 폴리실리콘막 및 텅스텐막이 적층된 게이트를 형성하는 단계;전체 구조 상부에 질화막을 형성하는 단계; 및래디컬 산화 공정을 실시하여 상기 질화막을 산화막으로 변환시키는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 텅스텐막을 형성하기 이전에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서, 상기 확산 방지막은 WNx막 또는 TiN막을 이용하여 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 게이트를 형성한 후 상기 폴리실리콘막의 측벽 및 상기 반도체 기판 상부에 측벽 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서, 상기 측벽 산화막 형성 공정은 H2 분위기에서 H2와 H2O의 비율을 조절하여 600 내지 1000℃의 온도에서 실시하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 상기 질화막을 형성한 후 선택적 산화 공정을 실시하여 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 상기 래디컬 산화 공정으로 상기 질화막을 상기 산화막으로 변환한 후 산화 공정을 실시하여 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 순수 열공정으로 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 상기 래디컬 산화 공정과 병합한 산화 공정을 실시하여 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 질화막은 상기 텅스텐막이 산화되지 않는 배치 타입의 저압화학기상증착(LP-CVD) 방식으로 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 게이트가 형성된 상기 반도체 기판을 상기 텅스텐막이 산화되지 않는 온도를 유지하고 질소 계열의 가스가 유입되는 반응로에 로딩하는 단계;상기 반도체 기판이 로딩된 후 질소 가스등을 이용한 퍼지 및 펌핑을 실시하여 상기 반응로 내에 잔존하는 산소 가스를 완전히 제거하는 단계;상기 반응로 내의 산소 가스를 완전히 제거한 후 NH3 가스를 유입시켜 상기 반응로를 환원 분위기로 만든 후 반응로의 온도를 상승시키는 단계; 및상기 반응로의 온도를 상승시킨 후 소오스 가스를 유입시켜 질화막을 형성하는 단계에 의해 형성되는 반도체 소자의 게이트 형성 방법.
- 제 11 항에 있어서, 상기 반응로내의 산소를 제거하면서 NH3 가스를 유입시켜 상기 반응로를 환원 분위기로 만드는 반도체 소자의 게이트 형성 방법.
- 제 11 항에 있어서, 상기 소오스 가스는 SiH4(MS) 또는 SiH2Cl2(DCS)를 이용하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 11 항에 있어서, 상기 질화막은 10 내지 300Å의 두께로 형성하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 래디컬 산화 공정은 스롯 플레인 안테나 기술을 이용하는 반도체 소자의 게이트 형성 방법.
- 제 15 항에 있어서, 상기 슬롯 플레인 안테나 기술은 200 내지 500℃의 온도, 10-9 내지 700PA의 압력에서 N2 또는 Ar 등의 비활성 가스와 O2, H2 가스를 유입시켜 10eV 보다 낮은 이온 에너지를 갖는 중성인 래디컬 O* 분위기에서 질화막을 20 내지 300Å의 두께로 산화시키는 반도체 소자의 게이트 형성 방법.
- 제 16 항에 있어서, 상기 N2 또는 Ar 등의 비활성 가스와 O2 가스만을 이용하여 높은 산화막 성장률의 단순 공정만을 사용하는 반도체 소자의 게이트 형성 방법.
- 제 16 항에 있어서, 상기 질화막이 모두 산화되기 전에 상기 H2가스를 상기 O2 가스대비 1:1 내지 3:1의 비율로 혼합하는 반도체 소자의 게이트 형성 방법.
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