KR100274351B1 - 반도체소자의게이트산화막형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
화학 기상 증착 산화막을 이용한 복합 게이트 산화막을 형성하는 경우 증착 온도가 높고 염소가 포함된 가스를 사용하기 때문에 산화막의 특성이 열화되고 소자의 내구성이 저하되는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
복합 게이트 산화막 형성시 화학 기상 증착 산화막 형성 후 열산화막을 형성 하거나, 화학 기상 증착 산화막 형성 후 열처리 공정을 실시한 후 열산화막을 형성하므로써 게이트 산화막의 특성을 개선할 수 있음.

Description

반도체 소자의 게이트 산화막 형성 방법.{Method of gate oxide film in a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
현재에는 반도체 소자의 집적도가 증가하고 있으며 이에 따라 게이트 산화막의 두께를 얇게 형성해야 한다. 그러나 열산화막 형성시 기판에 의한 산화막 결함으로 인하여 핀홀(pinhole) 등의 미세 결함이 존재하게 되어 소자의 신뢰성 및 수명이 감소되는 문제점이 있다. 이러한 문제점을 해결하기 위하여 열산화막 상부에 화학 기상 증착(CVD) 산화막을 증착하는 방법을 사용하였지만 CVD 산화막의 구조적 문제로 인해 많은 챠지트랩(charge trap)이 존재하여 산화막의 신뢰성이 저하되며, 이를 보완하기 위한 고온에서의 장시간 어닐 공정이 필요하다. 그럼에도 불구하고 CVD 장비의 한계 때문에 고온의 어닐 효과를 얻기는 매우 어렵게 된다.
이를 해결하기 위하여 CVD 산화막과 열산화막을 함께 형성하는 복합 게이트 산화막 제조 방식이 채용되었다. 복합 게이트 산화막의 경우, 화학기상 증착막의 우수한 브레이크다운 전압(Breakdowm Voltage) 특성과 고전계/고전류에 대한 열산화막의 전기적 내구성을 적절히 조합하여 쓸 수 있고, 특히 플래시 이이피롬에 있어서는 공정을 단순화할 수 있다는 장점이 있다.
소자의 전기적 내구성을 측정하는 항목으로 QBD(charge to BreakDown)가 있다. MOS 캐패시터 구조에서 QBD는 게이트 전극에 고전압 또는 고전류를 가하여 산화막의 브래이크다운이 일어날 때까지 통과한 단위 면적당의 전하량을 말하며 이 값이 클수록 게이트 산화막의 전기적 특성이 우수한 것으로 판단할 수 있다. 그러나 CDV 막은 열산화막에 비해 코어스(coarse)한 구조를 갖고 있기 때문에 낮은 QBD값을 갖는 단점이 있다. 또한 복합 게이트 산화막을 형성할 때 CVD 산화막은 디클로로 사일렌(DCS ;SiH2Cl2)과 N2O를 이용하여 증착하며 이 경우 증착 온도가 높고, 염소를 포함한 가스를 사용하기 때문에 공정 진행 후 해이즈(haze) 등의 결함이 발생하며 CVD막의 특성으로 인해 원하는 정도의 전기적 내구성을 얻을 수 없는 단점이 있다.
따라서, 본 발명은 복합 게이트 산화막 형성시 화학 기상 증착 산화막 형성 후 열산화막을 형성 하거나, 화학 기상 증착 산화막 형성 후 열처리 공정을 실시한 다음 열산화막을 형성하므로써, 게이트 산화막의 특성을 개선하여 디바이스의 고집적화에 따른 수율 저하를 방지할 수 있고 소자의 내구성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 기판 상부에 화학 기상 증착 산화막을 형성하는 단계와, 상기 화학 기상 증착 산화막 상부에 열산화막을 형성하는 단계와, 상기 열산화막 형성 후 어닐 공정을 실시하는 것을 특징으로 한다.
또한 본 발명의 제 2 실시 예에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 기판 상부에 화학 기상 증착 산화막을 형성하는 단계와, 상기 화학 기상 증착 산화막을 형성 한 후 열처리를 실시하는 단계와, 상기 열처리를 실시한 후 열산화막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 및 1(b)는 본 발명의 제 1 실시 예에 따른 게이트 산화막 형성 과정의 레시피도.
도 2는 본 발명의 제 2 실시 예에 따른 게이트 산화막 형성 과정의 레시피도.
도 3은 어닐링 조건에 따른 게이트 산화막의 수율을 나타낸 그래프.
도 4는 열처리 조건에 따른 게이트 산화막의 특성을 나타낸 그래프.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 및 1(b)는 본 발명의 제 1 실시 예에 따른 게이트 산화막 형성 과정의 레시피도이다.
도 1(a)는 CVD 산화막의 증착 과정을 나타낸 레시피도로서, CVD 방법을 이용한 산화막 중에서 MTO(Middle Temperature Oxide)를 이용하는 방법을 나타낸다. 먼저 600℃의 온도에서 4SLM의 질소(N2)를 이용하여 웨이퍼를 로딩시킨 후 진공 퍼지 공정을 거쳐 반응로 내부가 오염되지 않도록 한다. 이후, 분당 5℃의 온도 증가율로 730∼830℃의 증착온도까지 온도를 상승시킨다. 증착온도까지 온도가 상승하면 약 5분 정도의 온도 안정화 시간 및 퍼지 공정을 실시한다. 이후 0.8 내지 1.5Torr의 압력에서 4SLM의 N2O 가스를 먼저 흘려준 다음 0.08SLM의 사일렌(SiH4)을 흘려준다. 이때 N2O : SiH4의 비율은 1 : 0.05기 되도록 한다. 이에 의해 CVD 방법을 이용한 산화막 중 MTO가 증착된다. 증착이 완료되면 잔존 가스를 제거하기 위한 퍼지 공정을 실시하고 대기압 상태를 유지하기 위한 백 필(back fill) 단계를 거치게 된다. 이후 분당 3℃의 온도 감소율로 온도를 600℃이하로 낮추어 웨이퍼를 언로딩시킨다.
도 1(b)는 열산화막 형성과 후속 어닐 공정 과정을 나타낸 레시피도로서, 열산화막 및 후속 어닐링 공정은 퍼니스를 이용하여 배치(batch) 형태의 인-시투로 진행한다. 먼저 650℃의 온도에서 19SLM의 질소 및 1SLM의 미량의 산소를 이용하여 웨이퍼를 로딩 시킨 후 약 10분 동안의 질소 퍼지 공정을 거쳐 반응로 내부가 오염되지 않도록 한다. 이후 분당 5℃의 온도 증가율로 9.5SLM의 질소를 이용하여 700∼900℃의 산화 온도까지 약 30분간 온도를 상승시킨다. 온도를 상승시키면서 0.5SLM의 미량의 산소를 흘려주면 게이트 산화막의 평평도가 증가되고 공정 조건에 따라 포함시킨 불순물들이 밖으로 나와 결함이나 파티클을 발생시키는 것을 방지할 수 있다. 이후, 온도 안정화를 위해 9.5SLM의 질소 및 0.5SLM의 산소를 5분 동안 흘려준 다음 습식 산화 공정을 실시하여 열 산화막을 형성한다. 습식 산화 공정은 산소 및 수소를 이용하여 실시하며, 이때 수소의 양은 6∼10SLM으로 하고, 수소에 대한 산소의 비는 0.6∼1.1 이내가 되도록 한다. 산화 공정이 완료되면 산화 가스를 제거하기 위하여 질소 퍼지 공정을 실시하고 후속 어닐링 공정을 위하여 분당 5℃의 온도 증가율로 10SLM의 질소를 이용하여 온도를 상승시킨다. 여기에서, 어닐링 온도는 900∼950℃ 이상에서 5∼60분 정도 실시한다. 이 열공정에 의하여 CVD 산화막의 밀도를 증가시키고 산화막 내에 존재하는 트랩 사이트(site)를 완화시켜 게이트 산화막의 신뢰성을 향상시킬 수 있다. 어닐링 공정이 끝난 후 분당 3℃의 온도 감소율로 온도를 800℃ 이하로 낮추어 웨이퍼를 언로딩시킨다.
이러한 방법을 통해 형성된 게이트 산화막의 두께는 50∼300Å이며 CVD 산화막의 두께는 전체 게이트 산화막 두께의 50% 이하가 되도록 형성한다.
이와 같은 방법으로 게이트 산화막을 형성하게 되면 후속 열 산화 공정에 의하여 일반적인 CVD 증착 장비에서는 기대하기 어려운 고온의 어닐 효과까지도 얻으므로써 게이트의 신뢰성을 향상시키고 SiH4와 N2O를 이용하는 CVD 공정을 도입시켜 공정 온도를 낮추어 열 버젯(thermal budget)을 줄이고 염소 등에 의한 해이즈 발생을 억제하여 디바이스의 수율을 향상시킬 수 있다.
도 2(a) 및 2(b)는 본 발명의 제 2 실시예에 따른 게이트 산화막 형성 과정의 레시피도이다.
도 2(a)는 CVD 산화막을 증착하는 과정의 레시피도이다. 먼저 600℃의 온도에서 질소를 이용하여 웨이퍼를 로딩시킨다. 이후 750∼850℃까지 온도를 상승시켜 N2O와 디클로로사일렌을 사용하여 산화막을 형성한다. 이때 N2O : 디클로로사일렌의 비율은 1 : 0.05 내지 1 : 0.15가 되도록 하고 증착 압력은 400∼1000mTorr가 되도록 한다. CVD 산화막 증착이 완료되면 압력은 대기압으로 하고 온도를 600℃ 정도까지 감소시킨 후 웨이퍼를 언로딩한다.
도 2(b)는 CVD 산화막을 증착한 후 열처리 과정 및 열산화막을 형성하는 과정의 레시피도이다. 먼저 650℃의 온도에서 질소를 이용하여 웨이퍼를 로딩한다. 이후 온도를 상승시켜 900∼950℃까지 온도가 상승하면 분당 2l의 산소를 흘려주므로써 열처리 분위기를 조절한다. 또한 질소를 이용하여 산소를 희석시키며, 이때 질소 : 산소의 비는 1 : 0.2 이내가 되도록 한다. 또한 열처리 공정은 배치(batch) 형태의 인-시투로 진행하며 5∼60분 동안 실시한다. 이러한 열처리 공정에서 CVD 막은 열에너지에 의해 구조의 재배열이 일어나며 이때 소량의 산소를 넘겨주므로써 산화막 내의 실리콘과 산소의 화학 조성비를 조절할 수 있다. 열처리 공정이 완료되면 분당 2∼8℃의 온도 기울기로 700∼950℃의 온도가 되도록 한다. 온도가 하강하면, 산소와 수소를 이용한 습식 산화 공정으로 열산화막을 형성한다. 이후 650℃까지 온도를 감소시킨 후 웨이퍼를 언로딩시킨다.
이와 같은 방법으로 형성된 게이트 산화막의 두께는 50∼300Å이며 CVD 산화막의 두께는 전체 게이트 산화막 두께의 50% 이하가 되도록 형성한다.
도 3은 어닐링 조건에 따른 게이트 산화막의 수율을 나타낸 그래프이다. 열산화막과 CVD 산화막을 조합하여 만든 복합 게이트 산화막과 CVD 산화막을 형성한 뒤 열산화 공정에 의하여 후속 어닐을 진행한 게이트 산화막의 GOI 수율을 비교한 결과를 나타낸다. 일반적으로 GOI 수율은 게이트 산화막의 수율을 측정하기 위하여 사용되는 방법이다. 실제 디바이스의 소자 격리막을 갖춘 구조 위에 게이트 산화막을 형성한 후 전기적 측정을 위하여 게이트 전극의 전체 셀 어레이를 덮어 일정 전기적 스트레스를 주어 신뢰성을 측정하는 방법이다. 전기적 스트레스는 1차로 산화막에 10㎂ 까지 전류가 흐르도록 전압을 인가한 후 다시 같은 방식으로 전압을 인가하여 100㎂일때의 게이트에 인가된 전기장이 7MV/CM 이상인 경우를 통과한 것으로 간주한다. 도면에서 보여지는 바와 같이 기존의 DCS와 N2O를 이용한 HTO(High Temperaure Oxide)에 비하여 수율 측면에서 MTO가 뒤지지 않는다는 것을 알 수 있다.
도 4는 열처리 조건에 따른 게이트 산화막의 특성을 나타낸 그래프로서 CVD 산화막 형성 후 열처리 조건에 따라 소자의 내구성을 나타내는 파라미터인 QBD의 비율을 나타낸다. 도시된 바와 같이 고온의 어닐링 공정을 실시한 후의 복합 게이트 산화막의 QBD가 어닐링 하지 않은 경우나 저온의 어닐링의 경우보다 큰 값을 갖는 것을 확인할 수 있다.
상술한 바와 같이 본 발명에 따르면 게이트 산화막을 열산화막과 CVD 산화막을 조합하여 형성하므로써 열산화막에서 생기는 핀홀 등의 산화막 결함을 방지할 수 있고 열산화막에 의해 CVD 산화막의 치밀하지 못한 구조로 인한 산화막 특성의 열화 현상을 개선할 수 있다. 또한 고온 CVD 증착 공정에 의한 열 버젯 문제와 염소 가스 사용으로 인한 헤이즈 형성 등의 문제를 해결할 수 있으며 고온의 어닐 공정을 실시하므로써 QBD값이 향상되어 우수한 특성의 산화막을 얻을 수 있는 탁월한 효과가 있다.

Claims (21)

  1. 반도체 기판 상부에 화학 기상 증착 산화막을 형성하는 단계와,
    상기 화학 기상 증착 산화막 상부에 열산화막을 형성하는 단계와,
    상기 열산화막 형성 후 어닐 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서, 상기 화학 기상 증착 산화막은 730 내지830℃의 온도 조건 및 0.8 내지 1.5Torr의 압력 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서, 상기 화학 기상 증착 산화막은 N2O와 사일렌을 증착 가스로 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제 3 항에 있어서, 상기 N2O : 사일렌의 비율은 1 : 0.02 내지 1 : 0.05인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  5. 제 1 항에 있어서, 상기 열산화막은 퍼니스를 이용한 배치 형태의 인-시투 처리로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  6. 제 1 항에 있어서, 상기 열산화막은 700 내지 900℃의 온도 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  7. 제 1 항에 있어서, 상기 열산화막은 산소와 수소를 이용한 습식 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  8. 제 7 항에 있어서, 상기 수소 : 산소의 비율은 1 : 0.6 내지 1 : 1.1로 하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  9. 제 1 항에 있어서, 상기 어닐 공정은 퍼니스를 이용한 배치 형태의 인-시투 처리로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  10. 제 1 항에 있어서, 상기 어닐 공정은 900∼1000℃의 온도 조건에서 5 내지 60분 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법,
  11. 제 1 항에 있어서, 상기 게이트 산화막의 두께는 50 내지 300Å이며 CVD 산화막의 두께는 전체 게이트 산화막 두께의 40 내지 50%가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  12. 반도체 기판 상부에 화학 기상 증착 산화막을 형성하는 단계와,
    상기 화학 기상 증착 산화막을 형성 한 후 열처리를 실시하는 단계와,
    상기 열처리를 실시한 후 열산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  13. 제 12 항에 있어서, 상기 화학 기상 증착 산화막은 750 내지850℃의 온도 조건 및 400 내지 1000mTorr의 압력 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  14. 제 12 항에 있어서, 상기 화학 기상 증착 산화막은 N2O와 디클로로사일렌을 증착 가스로 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  15. 제 14 항에 있어서, 상기 N2O : 디클로로사일렌의 비율은 1 : 0.05 내지 1 : 0.15가 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  16. 제 12 항에 있어서, 상기 열처리 공정은 퍼니스를 이용한 배치 형태의 인-시투 처리로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  17. 제 12 항에 있어서, 상기 열처리 공정은 900∼950℃의 온도 조건에서 5 내지 60분 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  18. 제 12 항에 있어서, 상기 열처리 공정은 분당 2리터의 산소와 산소를 희석시키기 위한 질소를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  19. 제 18 항에 있어서, 상기 질소 : 산소의 비는 1 : 0.2 이내가 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  20. 제 12 항에 있어서, 상기 열산화막은 700∼950℃의 온도 조건에서 산소와 수소를 이용한 습식 산화 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  21. 제 12 항에 있어서, 상기 게이트 산화막의 두께는 50 내지 300Å이며 CVD 산화막의 두께는 전체 게이트 산화막 두께의 40 내지 50%가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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