KR101036928B1 - 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 폴리메탈(polymetal) 구조의 게이트전극을 구비하는 반도체 장치에서 금속오염(metal contamination)으로부터 자유롭고 폴리메탈의 계면 산화를 억제하면서, 게이트 재산화(re-oxidation) 공정을 진행할 수 있는 반도체 장치 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 실리콘막과 금속막이 순차적으로 적층된 적층막을 포함하는 게이트구조체를 형성하는 단계; 상기 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 단계; 상기 게이트패턴을 둘러싸는 캡핑막형성하는 단계; 상기 캡핑막을 플라즈마 처리하는 단계 및 게이트 재산화 공정을 실시하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 플라즈마 처리된 캡핑막을 구비함으로써, 게이트 재산화 공정시 금속오염 및 폴리메탈의 계면 산화를 억제할 수 있는 효과가 있다.
금속오염, 폴리메탈, 산화, 재산화
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 상세하게는 폴리메탈(polymetal) 구조의 게이트전극을 구비하는 반도체 장치 제조방법에 관한 것이며, 더욱 상세하게는 금속오염(metal contamination)으로부터 자유롭고 폴리메탈의 계면 산화를 억제하면서 게이트 재산화(reoxidation) 공정을 진행할 수 있는 반도체 장치 제조방법에 관한 것이다.
최근, 고집적화된 반도체 장치에서 요구하는 동작 특성을 제공하기 위하여 반도체 장치의 게이트전극으로 폴리실리콘막(poly-Si)과 텅스텐(W)과 같은 고융점, 저저항 금속막이 순차적으로 적층된 구조 이른바, 폴리메탈(polymetal) 구조의 게이트전극이 도입되었다. 최근 많이 이용하고 있는 폴리메탈 구조의 게이트전극은 폴리실리콘막(Poly-Si), 텅스텐질화막(WN) 및 텅스텐막(W)이 순차적으로 적층된 구조(Poly-Si/WN/W)를 갖는다. 이때, 텅스텐질화막은 공정간 텅스텐막과 폴리실리콘막 사이의 반응을 막기 위한 확산방지막(diffusion barrier)이다.
한편, 게이트절연막 상에 폴리실리콘막, 텅스텐질화막 및 텅스텐막이 순차적으로 적층된 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 과정에서 게이트절연막(gate oxide)에 마이크로트랜치(micro-trench) 및 플라즈마 데미지(plasma damage)가 발생한다. 이러한 게이트절연막 손상을 치유(curing)하기 위하여 게이트 재산화(re-oxidation)공정을 진행한다. 여기서, 게이트 재산화 공정시 텅스텐막이 산화되면서 급격하게 부피가 팽창하는 문제가 발생하는 바, 텅스텐막 및 텅스텐질화막은 산화시키지 않고, 폴리실리콘막만을 산화시키는 선택적 산화방법(Selective oxidation: Journal Electrochemical Society, vol. 133, p. 401(1986) 참조)이 이용되고 있다.
도 1a 내지 도 1b는 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 플래시(flash) 메모리 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)상에 게이트절연막(12)-'터널절연막' 이라고도함-을 형성한 후, 게이트절연막(12) 상에 전하저장공간인 제1폴리실리콘막(13), 유전체막(14), 제2폴리실리콘막(15), 확산방지막인 텅스텐질화막(16), 텅스텐막(17) 및 게이트하드마스크막(18) 순차적으로 적층된 게이트구조체를 형성한다.
다음으로, 게이트하드마스크막(18) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽(etch barrier)으로 게이트구조체를 식각하여 게이트패턴(19)을 형성한다. 이때, 게이트패턴(19) 형성시 노출된 게이트절연막(12) 표면 및 게이트패턴(19) 에지(edge) 하부에 마이크로트랜치 및 플라즈마 데미지가 발생하게 된다. 또한, 노출된 유전체막(14)의 양측면에도 플라즈마 데미지가 발생하게 된다.
이러한 마이크로트렌치 및 플라즈마 데미지로부터 게이트절연막(12) 및 유전체막(14)을 회복시켜 주기 위하여 도 1b에 도시된 바와 같이, 선택적 산화 방법을 사용하여 게이트 재산화 공정을 실시한다. 게이트 재산화 공정을 통하여 게이트패턴(19) 에지 하부의 게이트절연막(12)의 두께가 두꺼워졌으며, 또한 텅스텐막(17) 및 텅스텐질화막(16)은 산화되지 않고 제1 및 제2폴리실리콘막(13, 15)의 측면에만 산화막(13A, 15A)이 형성된 것을 확인할 수 있다.
이상에서 살펴본 바와 같이, 종래에는 폴리메탈 구조의 게이트전극을 사용할 때, 게이트 재산화 공정을 통하여 소자의 특성을 향상시키고 있었으나, 게이트 재산화 공정은 아래와 같은 여러가지 문제점을 가지고있는 바, 이를 도 2 및 도 3을 참조하여 설명한다.
도 2는 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 플래시 메모리 장치에서 금속오염에 따른 리텐션(retention) 특성을 나타낸 그래프이다.
도 2는 300℃ 이상의 온도에서 열처리 시간(T1, T2, T1<T2)에 따른 리텐션(retention) 특성을 나타낸 그래프로, 열처리 시간이 증가할수록 리텐션 특성이 열화되는 것을 확인할 수 있다. 이는 게이트 재산화 공정시 발생된 금속계 부산물(byproduct)에 의한 금속오염(Metal Contamination)으로 인해 전하저장층인 제1폴리실리콘막(13)에 저장된 전하가 누설(leakage)되기 때문이다.
구체적으로, 종래기술에 따른 게이트 재산화 공정은 H2O가스 또는 O2가스를 사용하여 고온 예컨대, 700℃ ~ 900℃ 범위의 온도에서 실시하는 바, H2O가스 또는 O2가스와 텅스텐막(17)이 반응하여 기체 상태의 WH2O4 또는 WOx와 같은 금속계 부산물이 생성된다. 생성된 금속계 부산물은 기판(11) 및 챔버를 오염시켜 후속 공정(특히, 열처리공정)시 반도체 장치의 전기적인 특성을 열화시키는 문제점이 있다.
또한, 세정공정을 통하여 게이트 재산화 공정시 발생된 금속계 부산물을 완전히 제거하더라도, 후속 공정인 게이트 스페이서 산화막 형성공정과 같이 산소분위기에서 열처리공정을 진행하면, 게이트 재산화 공정과 동일한 금속계 부산물이 발생하여 금속오염이 유발되는 문제점이 있다.
상술한 금속오염은 텅스텐 이외의 Mo, Ta, Ti, Ru, Ir, Pt의 메탈을 적용하는 폴리메탈 구조의 전극에서도 동일하게 발생한다.
도 3은 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 폴리메탈 계면을 나타낸 도면이다. 여기서, (A)는 폴리메탈 계면을 나타낸 단면이미지이고, (B)는 폴리메탈 계면의 성분을 EELS(Electron Energy Loss Spectroy) 사용하여 분석한 그래프이다.
도 3을 참조하면, 게이트 재산화 공정을 실시한 이후, 텅스텐막(17) 및 텅스텐질화막(16)과 제2폴리실리콘막(15)이 접하는 계면에 2nm 이상의 두께를 갖는 실리콘산화물(SiOx) 성분의 절연막이 생성된 것을 확인할 수 있다. 이는 게이트의 수직적(vertical) 저항을 증가시켜 고주파수 동작시 신호 지연과 같은 문제를 일으키 게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 재산화 공정시 금속오염이 발생하는 것을 방지할 수 있는 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트 재산화 공정시 금속막과 폴리실리콘막이 접하는 계면이 산화되는 것을 억제 또는 방지하여 게이트전극의 수직적 저항을 개선하는데 적합한 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 게이트 재산화 공정시 금속막이 산화되는 것을 방지할 수 있는 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 실리콘막과 금속막이 순차적으로 적층된 적층막을 포함하는 게이트구조체를 형성하는 단계; 상기 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 단계; 상기 게이트패턴을 둘러싸는 캡핑막을 형성하는 단계; 상기 캡핑막을 플라즈마 처리하는 단계 및 게이트 재산화 공정을 실시하는 단계를 포함한다.
상기 플라즈마 처리하는 단계는, 산소(O2) 플라즈마를 사용하여 실시할 수 있다. 구체적으로, 상기 플라즈마 처리하는 단계는 챔버내 비활성가스를 사용하여 플라즈마를 형성하는 단계 및 상기 플라즈마가 형성된 챔버에 산소가스(O2)를 플로우시키는 단계를 포함할 수 있다.
상기 플라즈마 처리하는 단계는, 상기 게이트 재산화 공정을 실시하는 단계보다 낮은 온도에서 실시할 수 있다. 구체적으로, 상기 플라즈마 처리하는 단계는 50℃ ~ 250℃ 범위의 온도에서 실시할 수 있고, 상기 게이트 재산화 공정을 실시하는 단계는 700℃ ~ 900℃ 범위의 온도에서 실시할 수 있다.
상기 게이트 재산화 공정은, 산소함유가스와 수소함유가스가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 상기 산소함유가스는 H2O가스 또는 O2가스를 포함할 수 있고, 상기 수소함유가스는 H2가스를 포함할 수 있다.
상기 캡핑막은 50℃ ~ 250℃ 범위의 온도에서 형성할 수 있다. 또한, 상기 캡핑막은 실리콘산화막을 포함할 수 있다. 또한, 상기 캡핑막은 원자층증착법(ALD) 또는 플라즈마 원자층증착법(PEALD)을 사용하여 형성할 수 있다.
상기 캡핑막을 형성하는 단계는, 상기 게이트패턴이 형성된 기판을 챔버로 로딩시키는 단계; 상기 챔버내 실리콘 소스가스를 플로우시키는 단계; 상기 실리콘 소스가스를 퍼지하는 단계; 상기 챔버내 산소 소스가스를 플로우시키는 단계 및 상기 산소 소스가스를 퍼지시키는 단계를 포함할 수 있다. 이때, 상기 실리콘 소스가스를 플로우시키는 단계 및 상기 산소 소스가스를 플로우시키는 단계에서 아민 기(amine, -NH2)를 포함하는 가스를 상기 실리콘 소스가스 및 상기 산소 소스가스와 함께 상기 챔버에 플로우시킬 수 있다. 또한, 상기 캡핑막을 형성하는 단계는 플라즈마 분위기에서 실시할 수 있으며, 상기 플라즈마 분위기는 아르곤가스(Ar) 또는 질소가스(N2)를 사용하여 형성할 수 있다.
상기 게이트구조체는, 실리콘막, 금속막, 게이트하드마스크막이 순차적으로 적층된 적층막 또는 전하저장막, 유전체막, 실리콘막, 금속막 및 게이트하드마스크막이 순차적으로 적층된 적층막을 포함할 수 있다. 이때, 상기 전하저장막은 실리콘막 또는 절연막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 실리콘막과 금속막이 순차적으로 적층된 적층막을 포함하는 게이트구조체를 형성하는 단계; 상기 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 단계; 상기 게이트패턴을 둘러싸는 캡핑막을 형성하는 단계 및 플라즈마 분위기에서 게이트 재산화 공정을 실시하는 단계를 포함한다.
상기 게이트 재산화 공정을 실시하는 단계는, 챔버내 비활성가스를 사용하여 플라즈마를 형성하는 단계 및 상기 플라즈마가 형성된 챔버에 산소함유가스와 수소함유가스가 혼합된 혼합가스를 플로우시키는 단계를 포함할 수 있다. 이때, 상기 산소함유가스는 H2O가스 또는 O2 가스를 포함할 수 있고, 상기 수소함유가스는 H2가 스를 포함할 수 있다. 상기 게이트 재산화 공정을 실시하는 단계는, 200℃ ~ 900℃ 범위의 온도에서 실시할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 캡핑막을 구비함으로써, 게이트 재산화 공정 및 후속 공정간(특히, 산소분위기의 고온(300℃ 초과) 공정) 금속오염 발생 및 실리콘막과 금속막이 접하는 계면에서의 산화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 플라즈마 처리를 실시하여 캡핑막 내 불순물을 제거함과 동시에 막질을 치밀화시킴으로써, 게이트 재산화 공정 및 후속 공정간 금속오염 발생 및 실리콘막과 금속막이 접하는 계면에서의 산화를 보다 효과적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 플라즈마 분위기에서 게이트 재산화 공정을 실시함으로써, 캡핑막 내 불순물 제거 및 막질을 치밀화 시킴과 동시에 게이트 재산화 공정을 실시할 수 있다. 이를 통해, 반도체 장치의 공정과정을 단순화시킬 수 있는 효과가 있다.
또한, 본 발명은 캡핑막을 저온(300℃ 이하)에서 형성함으로써, 캡핑막을 형성하는 과정에서 금속막이 산화되는 것을 방지할 수 있는 효과가 있다.
이로써, 본 발명의 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 전기적인 특성 및 제조 수율(yield)을 향상시킬 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 폴리실리콘막(poly-Si)과 금속막(metal)이 적층된 구조의 이른바, 폴리메탈(polymetal) 구조의 게이트전극을 구비하는 반도체 장치 제조방법에 관한 것으로, 특히 금속오염(metal contamination)으로부터 자유롭고 폴리실리콘막과 금속막이 접하는 계면에서의 산화를 억제 또는 방지하면서, 게이트 재산화(reoxidation) 공정을 진행할 수 있는 반도체 장치 제조방법에 관한 것이다. 이를 위해 본 발명은 게이트 재산화 공정을 진행하기에 앞서 게이트패턴을 감싸는 플라즈마 처리된 캡핑막(capping layer)을 형성하는 것을 기술적 원리로 한다.
이하, 본 발명의 제1실시예에서는 폴리메탈 구조의 게이트전극을 구비하는 디램(DRAM)장치의 셀트랜지스터에 본 발명의 기술적 원리를 적용한 경우를 예시하여 설명한다.
[실시예1]
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(21) 상에 게이트절연막(22)을 형성한다. 게이트절연막(22)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 실리 콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
한편, 후속 공정을 통하여 게이트절연막(22) 상에 형성될 실리콘막(23)에 함유된 불순물 예컨대, 붕소(B)가 후속 공정간 기판(21)으로 침투하는 것을 방지하기 위하여 질화처리(nitridation treatment)을 추가적으로 실시할 수도 있다. 질화처리는 질소함유가스 예컨대, N2O가스 또는 NO가스 분위기에서 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있다.
다음으로, 게이트절연막(22) 상에 게이트구조체를 형성한다. 게이트구조체는 실리콘막(23), 확산방지막(24), 금속막(25) 및 게이트하드마스크막(26)이 순차적으로 적층된 적층막으로 형성할 수 있다.
실리콘막(23)은 폴리실리콘막(poly-Si)으로 형성할 수 있다. 이외에도, 실리콘막(23)은 실리콘게르마늄막(SiGe)으로 형성할 수도 있다. 이때, 실리콘막(23)은 불순물 예컨대, 붕소(B)가 도핑된 도프드(doped)실리콘막일 수 있다.
확산방지막(24)은 후속 공정간 실리콘막(23)과 금속막(25)이 서로 접하는 계면에서 상호 확산 및 상호 반응을 방지하는 역할을 수행한다. 확산방지막(24)은 내열금속(refractory metal) 예컨대, 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 크롬(Cr), 탄탈륨(Ta) 및 지르코늄(Zr)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 확산방지막(24)으로는 상술한 내열금속과 질소(N)가 결합된 금속질화물 예컨대, 텅스텐질화막(WNx)을 사용할 수도 있다. 또한, 상술한 내열금속과 상술한 금속질화물이 적층된 적층막으로 형성할 수도 있다. 본 발명의 제1실시예에서 확산방지막(24)은 텅스텐질화막(WN)을 사용하는 것으로 한다.
금속막(25)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. 본 발명의 제1실시예에서 금속막(25)은 텅스텐막을 사용하는 것으로 한다.
게이트하드마스크막(26)은 후속 공정간 하부구조물을 보호하는 역할 및 게이트 패터닝공정시 식각장벽(etch barrier)으로서 역할을 수행한다. 게이트하드마스크막(26)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)를 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
다음으로, 게이트하드마스크막(26) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽(etch barrier)으로 게이트구조체를 식각하여 게이트패턴(27)을 형성한다. 구체적으로 게이트패턴(27)은 포토레지스트패턴을 식각장벽으로 게이트하드마스크막(26)을 식각한 후, 식각된 게이트하드마스크막(26)을 식각장벽으로 금속막(25), 확산방지막(24) 및 실리콘막(23)을 순차적으로 식각하여 형성할 수 있다.
게이트패턴(27)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법(plasma etch)을 사용할 수 있다. 이로 인해, 게이트패턴(27)을 형성하는 과정에서 노출된 게이트절연막(22)의 표면 및 게이트패턴(27) 에지(edge) 하부 게이트절연막(22)에 마이크로트랜치(micro-trench) 및 플라즈마 데미지(plasma damage)가 발생하게 된다.
한편, 도면에 도시하지는 않았지만 게이트패턴(27)을 형성하기 위한 식각공정시 게이트패턴(27)의 하부 에지(edge)에서의 게이트절연막(22) 손상을 최대한 억제하기 위하여 실리콘막(23)의 식각면에 포지티브(positive) 경사를 갖도록 형성하는 것이 바람직하다. 물론, 후속 게이트 재산화 공정시 게이트절연막(22)의 손상은 회복될 것이다.
도 4b에 도시된 바와 같이, 게이트패턴(27)을 포함하는 구조물 전면에 캡핑막(28)을 형성한다. 캡핑막(28)은 후속 게이트 재산화 공정시 금속오염 발생 및 실리콘막(23)과 금속막(25)이 접하는 계면에서 산화가 발생하는 것을 억제 또는 방지하는 역할을 수행한다.
캡핑막(28)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다. 실리콘산화막으로는 SiOx(x는 0을 제외한 자연수), SiOxFy(x,y는 0을 제외한 자연수), SiOxNy(x,y는 0을 제외한 자연수) 등을 사용할 수 있다.
캡핑막(28)을 형성하는 과정에서 금속막(25)이 산화되는 것을 방지하기 위하여 저온 예컨대, 300℃ 이하의 온도에서 캡핑막(28)을 형성하는 것이 바람직하다. 구체적으로, 캡핑막(28)은 50℃ ~ 250℃ 범위의 온도에서 형성하는 것이 가장 바람직하다.
300℃ 이하의 저온 공정으로 캡핑막(28)을 형성하는 방법으로는 원자층증착법(Atomic Layer Deposition, ALD), 플라즈마 원자층증착법(Plasma Enhanced Atomic Layer Deposition, PEALD), 열 산화법(thermal oxidation), 화학기상증착법(Chemical vapor deposition, CVD) 등이 있을 수 있으나, 실질적으로 현재 개발된 반도체 장치 제조 공정으로는 원자층증착법 또는 플라즈마 원자층증착법이 가장 바람직하다. 왜냐하면, 열 산화 방법은 낮은 온도에서는 장시간의 공정 시간이 필요하기 때문에 생산성 측면에서 적용이 용이하지 않고, 화학기상증착법은 박막의 균일도를 제어하기 어렵기 때문에 적용이 용이하지 않다.
이에 비하여, 원자층증착법 또는 플라즈마 원자층증착법은 열 산화법 및 화학기상증착법에 비하여 도포성(또는, 단차피복성-step coverage-)이 우수하기 때문에 게이트패턴(27)을 포함하는 구조물 전면에 균일한(conformal) 두께를 갖는 캡핑막(28)을 형성할 수 있다.
캡핑막(28)은 후속 게이트 재산화 공정을 고려하여 얇은 두께 예컨대, 50Å ~ 200Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 만약, 캡핑막(28)의 두께가 50Å 미만일 경우, 후속 게이트 재산화 공정시 금속오염 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 방지하기 어렵다. 반면에, 캡핑막(28)의 두께가 200Å을 초과할 경우, 후속 게이트 재산화 공정시 게이트절연막(22)의 손상이 회복되지 않을 우려가 있다.
균일하고 얇은 두께(예컨대, 50Å ~ 200Å)를 갖는 캡핑막(28)을 저온(300℃ 이하)에서 원자층증착법을 사용하여 실리콘산화막으로 형성하는 방법에 대해서는 후술할 도 6에서 자세히 설명하기로 한다.
한편, 캡핑막(28)은 금속막(25)의 산화를 방지하기 위하여 저온(300℃ 이하)에서 형성하기 때문에 막내 염소(Cl), 탄소(C)와 같은 불순물을 함유하고 있다. 이러한, 캡핑막(28) 내 불순물들은 캡핑막(28)을 저온(300℃ 이하) 실리콘산화막으로 형성하기 위한 실리콘 소스가스 및 촉매에서 비롯된 것이다(도 6 참조). 이처럼, 캡핑막(28)내 불순물이 존재할 경우, 후속 게이트 재산화 공정시 금속오염 발생 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 효과적으로 방지하기 어려울 수 있다. 또한, 캡핑막(28) 내 불순물은 캡핑막(28)의 누설전류 특성이 열화 될 수 있으며, 캡핑막(28) 내 불순물로 인하여 막내 다수의 포획전하(trap charge)가 발생할 수도 있다.
따라서, 캡핑막(28) 내 불순물에 기인한 문제점들을 미연에 방지하기 위해 도 4c에 도시된 바와 같이, 플라즈마 처리(plasma treatment)를 실시하여 캡핑막(28) 내 불순물을 제거함과 동시에 캡핑막(28)의 막질을 치밀화(densification)시킨다(도 9a 및 도 9b 참조). 이때, 플라즈마 처리는 산소(O2) 플라즈마를 사용하여 실시할 수 있다. 이하, 플라즈마 처리된 캡핑막(28)의 도면 부호를 '28A'로 변 경하여 표기한다.
플라즈마 처리를 통하여 캡핑막(28A) 내 불순물(염소, 탄소 등)을 제거함과 동시에 캡핑막(28A)의 막질을 치밀화시키는 방법 및 원리는 다음과 같다.
캡핑막(28A)를 포함하는 기판(21)을 챔버에 로딩한 후, 챔버에 비활성가스(inert gas) 예컨대, 아르곤가스(Ar)를 사용하여 플라즈마를 형성한다. 이어서, 플라즈마가 형성된 챔버에 산소가스(O2)를 플로우(flow) 시키면, 챔버내 미리 생성된 플라즈마로 인하여 산소가스가 이온화되면서 산소 라디칼(radical)이 생성된다. 플라즈마에 의해 생성된 산소 라디칼이 캡핑막(28A) 내 불순물과 결합하여 휘발성 부산물을 생성하고, 생성된 휘발성 부산물이 챔버 외부로 배기되면서 캡핑막(28A) 내 불순물을 제거할 수 있다. 여기서, 생성된 휘발성 부산물은 ClxOy(x, y는 0을 제외한 자연수), CxOy(x, y는 0을 제외한 자연수)등일 수 있다. 또한, 캡핑막(28A) 내 불순물이 빠져나간 빈자리는 산소 라디칼이 대체하면서 캡핑막(28A)의 막질을 치밀화시킬 수 있다. 이때, 금속막(25)의 산화를 방지함과 동시에 공정효율을 향상시키기 위하여 50℃ ~ 250℃ 범위의 온도에서 플라즈마 처리를 실시하는 것이 바람직하다.
정리하면, 비활성가스는 챔버내 플라즈마 분위기를 조성하는 역할을 수행하고, 플라즈마에 의해 산소가스에서 이온화된 산소 라디칼은 캡핑막(28A) 내 불순물 제거 및 막질을 치밀화시키는 역할을 수행한다.
한편, 산소분위기에서 통상적인 열처리(thermal treatment)방법 예컨대, 퍼 니스(furnace)열처리 또는 급속열처리(Rapid Thermal Process, RTP)를 사용하여 캡핑막(28A)내 불순물을 제거할 수도 있다. 하지만, 금속막(25) 산화를 방지하기 위해 통상적인 열처리방법을 사용하여 저온(300℃ 이하)에서 열처리할 경우에는 장시간의 공정시간이 소요되어 생산성이 저하되고, 캡핑막(28A) 내 불순물이 제거되지 않을 수 있다.
이에 비하여, 본 발명의 플라즈마 처리는 플라즈마에 의해 생성된 활성도가 높은 라디칼을 사용하기 때문에 저온 예컨대, 100℃ 내외의 온도에서 공정이 가능하고, 따라서 플라즈마 처리공정간 금속막(25)의 산화를 방지할 수 있다. 또한, 플라즈마 처리는 저온에서 실시하더라도 활성도가 높은 라디칼을 사용하기 때문에 통상적인 열처리방법보다 소요되는 공정시간이 짧다는 장점이 있다.
도 4d에 도시된 바와 같이, 게이트 재산화 공정을 실시한다. 게이트 재산화 공정은 게이트패턴(27)을 형성하는 과정에서 게이트절연막(22)에 발생된 마이크로트렌치 및 플라즈마 데미지를 치유하기 위한 것이다.
게이트 재산화 공정은 금속막(25)의 산화를 방지하기 위하여 선택적 재산화 방법을 사용하여 실시하는 것이 바람직하다. 이하, 게이트 재산화 공정을 통하여 손상이 치유된 게이트절연막(22)의 도면 부호를 '22A'로 변경하여 표기한다.
게이트 재산화 공정은 산소(O)함유가스와 수소(H)함유가스가 혼합된 혼합가스를 사용하여 플라즈마 처리공정보다 높은 온도에서 실시할 수 있다. 이때, 산소함유가스로는 H2O가스 또는 O2가스를 사용할 수 있고, 수소함유가스로는 H2가스를 사용할 수 있다. 예를 들어, 게이트 재산화 공정은 H2O/H2 혼합가스 또는 O2/H2 혼합가스를 사용하여 실시할 수 있으며, 700℃ ~ 900℃ 범위의 온도에서 실시할 수 있다.
여기서, 상술한 혼합가스에서 수소함유가스는 재산화 공정간 금속막(25)이 산화되는 것을 방지하는 역할을 수행하고, 산소함유가스는 게이트절연막(22)의 손상을 치유하는 역할을 수행한다.
상술한 게이트 재산화 공정은 통하여 실리콘막(23)의 측벽에만 산화막(23A)이 형성되고 게이트패턴(27) 하부 에지를 포함한 게이트절연막(22A)의 손상이 치유된다. 이때, 캡핑막(28A)이 게이트패턴(27)을 둘러싸고 있기 때문에 플라즈마 처리공정보다 높은 온도 예컨대, 700℃ ~ 900℃ 범위의 온도로 게이트 재산화 공정을 진행하여도 금속오염 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 방지할 수 있다(도 7 및 도 8 참조).
한편, 상술한 캡핑막(28A)을 플라즈마 처리하는 공정과 게이트 재산화 공정을 동시에 실시하여 캡핑막(28)내 불순물을 제거함과 동시에 손상된 게이트절연막(22A)을 치유할 수도 있다. 이는 플라즈마 분위기에서 게이트 재산화 공정을 진행함으로써 가능하며, 플라즈마 처리와 게이트 재산화 공정을 동시에 실시하는 방법에 대해서는 본 발명의 제2실시예에서 자세히 설명하기로 한다.
다음으로, 도면에 도시하지는 않았지만, LDD 이온주입, 게이트패턴(27) 스페이서 산화막 형성, 소스 및 드레인 이온주입공정 등 반도체 장치를 제조하기 위한 통상의 일련의 과정을 수행하여 반도체 장치의 제조를 완료한다.
게이트 재산화 공정 이후, 반도체 장치를 완성하기 위한 공정 특히, 게이트패턴(27) 스페이서 산화막 형성과 같이 산소분위에서 고온(300℃ 이상)공정을 진행하더라도, 캡핑막(28A)으로 인해 금속오염 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 방지할 수 있다. 또한, 금속막(25)의 산화를 방지할 수 있다.
이와 같이, 본 발명은 캡핑막(28A)을 형성함으로써, 게이트 재산화 공정 및 후속 공정간 금속오염 발생 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 방지할 수 있다.
또한, 본 발명은 플라즈마 처리를 실시하여 캡핑막(28A) 내 불순물을 제거함과 동시에 막질을 치밀화시킴으로써, 게이트 재산화 공정 및 후속 공정간 금속오염 발생 및 실리콘막(23)과 금속막(25)이 접하는 계면에서의 산화를 보다 효과적으로 방지할 수 있다.
또한, 캡핑막(28A) 형성공정을 저온(300℃ 이하)에서 실시함으로써, 캡핑막(28A) 공정간 금속막(25)이 산화되는 것을 방지할 수 있다.
정리하면, 본 발명의 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 전기적인 특성 및 제조 수율을 향상시킬 수 있다.
이하, 본 발명의 제2실시예에서는 본 발명의 기술적 원리를 플래시 메모리 장치(flash memory device)에 적용한 경우를 예시하여 설명한다.
[실시예2]
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 기판(41) 상에 게이트절연막을 형성한다. 플래시 메모리 장치에서의 게이트절연막은 통상적으로 터널절연막(42)이라 불리운다. 터널절연막(42)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
한편, 후속 공정을 통하여 터널절연막(42) 상에 형성될 전하저장막(43)에 함유된 불순물이 후속 공정간 기판(41)으로 침투하는 것을 방지하기 위하여 질화처리를 추가적으로 실시할 수도 있다. 질화처리는 질소함유가스 예컨대, N2O가스 또는 NO가스 분위기에서 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있다.
다음으로, 터널절연막(42) 상에 게이트구조체를 형성한다. 게이트구조체는 전하저장막(43), 유전체막(44), 실리콘막(45), 확산방지막(46), 금속막(47) 및 게이트하드마스크막(48)이 순차적으로 적층된 적층막으로 형성할 수 있다.
전하저장막(43)은 실리콘막 또는 절연막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 절연막으로는 실리콘질화막(Si3N4), 알루미늄산화막(Al2O3) 등을 사용할 수 있다. 참고로, 전하저장막(43)으로 실리콘막을 사용하는 경우를 '전하저장형'이라하며, 절연막을 사용하는 경우를 '전하포획형'이라 한다.
유전체막(44)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 유전체막(44)은 산화막, 질화막 및 산화막이 순차적으로 적층된 구조 이른바, ONO 구조로 형성할 수 있다.
실리콘막(45)은 폴리실리콘막으로 형성할 수 있다. 또한, 실리콘막(45)은 폴리실리콘막 대신에 실리콘게르마늄막(SiGe)으로 형성할 수도 있다. 이때, 실리콘막(45)은 불순물이 도핑된 도프드실리콘막일 수 있다.
확산방지막(46)은 후속 공정간 실리콘막(45)과 금속막(47)이 서로 접하는 계면에서 상호 확산 및 상호 반응을 방지하는 역할을 수행한다. 확산방지막(46)은 내열금속 예컨대, 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 크롬(Cr), 탄탈륨(Ta) 및 지르코늄(Zr)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 확산방지막(46)으로는 상술한 내열금속과 질소(N)가 결합된 금속질화물 예컨대, 텅스텐질화막(WNx)을 사용할 수도 있다. 또한, 상술한 내열금속과 상술한 금속질화물이 적층된 적층막으로 형성할 수도 있다. 본 발명의 제2실시예에서 확산방지막(46)은 텅스텐질화막을 사용하는 것으로 한다.
금속막(47)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. 본 발명의 제2실시예에서 금속막(47)은 텅스텐막을 사용 하는 것으로 한다.
게이트하드마스크막(48)은 후속 공정간 하부구조물을 보호하는 역할 및 게이트 패터닝공정시 식각장벽(etch barrier)으로서 역할을 수행한다. 게이트하드마스크막은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(48) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽으로 게이트구조체를 식각하여 게이트패턴(49)을 형성한다. 구체적으로 게이트패턴(49)은 포토레지스트패턴을 식각장벽으로 게이트하드마스크막(48)을 식각한 후, 식각된 게이트하드마스크막(48)을 식각장벽으로 금속막(47), 확산방지막(46), 실리콘막(45), 유전체막(44) 및 전하저장막(43)을 순차적으로 식각하여 형성할 수 있다. 참고로, 게이트패턴(49)에서 전하저장막(43)은 통상적으로 부유게이트(Floating Gate, FG), 유전체막(44)은 통상적으로 제어절연막(control dielectric), 실리콘막(45), 확산방지막(46) 및 금속막(47)이 적층된 적층막은 통상적으로 제어게이트(Control Gate, CG)라 불리운다.
게이트패턴(49)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법(plasma etch)을 사용할 수 있다. 이로 인해, 게이트패턴(49)을 형성하는 과정에서 노출된 유전체막(44) 측벽, 터널절연막(42)의 표면 및 게이트패턴(49) 에지 하부 터널절연막(42)에 마이크로트랜치(micro-trench) 및 플라즈마 데미지(plasma damage)가 발생된다.
한편, 도면에 도시하지는 않았지만 게이트패턴(49)을 형성하기 위한 식각공 정시 게이트패턴(49)의 하부 에지(edge)에서의 터널절연막(42) 손상을 최대한 억제하기 위하여 전하저장막(43)의 식각면에 포지티브 경사를 갖도록 형성하는 것이 바람직하다. 물론, 후속 게이트 재산화 공정시 터널절연막(42)의 손상은 회복될 것이다.
도 5b에 도시된 바와 같이, 게이트패턴(49)을 포함하는 구조물 전면에 캡핑막(50)을 형성한다. 캡핑막(50)은 후속 게이트 재산화 공정시 금속오염 발생 및 실리콘막(45)과 금속막(47)이 접하는 계면에서 산화가 발생하는 것을 억제 또는 방지하는 역할을 수행한다.
캡핑막(50)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다. 실리콘산화막으로는 SiOx(x는 0을 제외한 자연수), SiOxFy(x,y는 0을 제외한 자연수), SiOxNy(x,y는 0을 제외한 자연수) 등을 사용할 수 있다.
캡핑막(50)을 형성하는 과정에서 금속막(47)의 산화를 방지하기 위하여 저온 예컨대, 300℃ 이하의 온도에서 캡핑막(50)을 형성하는 것이 바람직하다. 구체적으로, 캡핑막(50)은 50℃ ~ 250℃ 범위의 온도에서 형성하는 것이 가장 바람직하다.
300℃ 이하의 저온 공정으로 캡핑막(50)을 형성하는 방법으로는 원자층증착법(ALD), 플라즈마 원자층증착법(PEALD), 열 산화법, 화학기상증착법(CVD) 등이 있을 수 있으나, 실질적으로 현재 개발된 반도체 장치의 제조공정으로는 원자층증착법 또는 플라즈마 원자층증착법이 가장 바람직하다. 왜냐하면, 열 산화 방법은 낮은 온도에서는 장시간의 공정 시간이 필요하기 때문에 생산성 측면에서 적용이 용 이하지 않고, 화학기상증착법은 박막의 균일도를 제어하기 어렵기 때문에 적용이 용이하지 않다.
이에 비하여, 원자층증착법 또는 플라즈마 원자층증착법은 열 산화법 및 화학기상증착법에 비하여 도포성(또는 단차피복성)이 우수하기 때문에 게이트패턴(49)을 포함하는 구조물 전면에 균일한(conformal) 두께를 갖는 캡핑막(50)을 형성할 수 있다.
캡핑막(50)은 후속 게이트 재산화 공정을 고려하여 얇은 두께 예컨대, 50Å ~ 200Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 만약, 캡핑막(50)의 두께가 50Å 미만일 경우, 후속 게이트 재산화 공정시 금속오염 및 실리콘막(45)과 금속막(47)이 접하는 계면에서의 산화를 방지하기 어렵다. 반면에, 캡핑막(50)의 두께가 200Å을 초과할 경우, 후속 게이트 재산화 공정시 게이트절연막(42)의 손상이 회복되지 않을 우려가 있다.
균일하고 얇은 두께(예컨대, 50Å ~ 200Å)를 갖는 캡핑막(50)을 저온(300℃ 이하)에서 원자층증착법을 사용하여 실리콘산화막으로 형성하는 방법에 대해서는 후술할 도 6에서 자세히 설명하기로 한다.
한편, 캡핑막(50)은 금속막(47)의 산화를 방지하기 위하여 저온(300℃ 이하)에서 형성하기 때문에 막내 염소(Cl), 탄소(C)와 같은 불순물을 함유하고 있다. 이러한, 캡핑막(50) 내 불순물들은 캡핑막(50)을 저온(300℃ 이하)에서 실리콘산화막으로 형성하기 위한 실리콘 소스가스 및 촉매에서 비롯된 것이다(도 6 참조). 이처럼, 캡핑막(50)내 불순물이 존재할 경우, 후속 게이트 재산화 공정시 금속오염 발 생 및 실리콘막(45)과 금속막(47)이 접하는 계면에서의 산화를 효과적으로 방지하기 어려워질 우려가 있다. 또한, 캡핑막(50) 내 불순물에 의하여 캡핑막(50)의 누설전류 특성이 열화 될 우려가 있으며, 막내 다수의 포획전하(trap charge)가 발생할 우려가 있다.
따라서, 캡핑막(50) 내 불순물에 기인한 문제점들을 미연에 방지함과 동시에 공정과정을 단순화시키기 위하여 도 5c에 도시된 바와 같이, 플라즈마 분위기에서 게이트 재산화 공정을 실시한다. 즉, 캡핑막(50) 내 불순물 제거 및 막질을 치밀화시키기 위한 플라즈마 처리와 손상된 유전체막(44)과 게이트절연막(42)을 치유하기 위한 게이트 재산화 공정을 동시에 실시한다(도 9a 및 도 9b 참조). 이하, 플라즈마 처리된 캡핑막(50)의 도면 부호를 '50A'로 변경하여 표기한다. 또한, 게이트 재산화 공정을 통하여 손상이 치유된 게이트절연막(22)과 유전체막(44)의 도면 부호를 각각 '22A'와 '44A'로 변경하여 표기한다.
상술한 공정을 통하여 캡핑막(50A) 내 불순물 제거 및 막질이 치밀해짐과 동시에 폴리실리콘막으로 이루어진 전하저장막(43) 및 실리콘막(45) 측벽에 산화막(43A, 45A)이 형성되고, 게이트패턴(49) 하부 에지를 포함한 게이트절연막(42A) 및 유전체막(44A)의 손상이 치유된다. 이때, 캡핑막(50)이 게이트패턴(49)을 둘러싸고 있기 때문에 상술한 공정을 진행하는 과정에서 금속오염 발생 및 실리콘막(45)과 금속막(47)이 접하는 계면이 산화되는 것을 방지할 수 있다(도 7 및 도 8참조).
플라즈마 분위기에서 게이트 재산화 공정을 실시하여 캡핑막(50A) 내 불순 물(염소, 탄소 등) 제거 및 캡핑막(50A)의 막질을 치밀화시킴과 동시에 유전체막(44A)과 게이트절연막(42A)의 손상을 치유하는 방법 및 원리는 다음과 같다.
캡핑막(50A)를 포함하는 기판(41)을 챔버에 로딩한 후, 챔버에 비활성가스(inert gas) 예컨대, 아르곤가스(Ar)를 사용하여 플라즈마를 형성한다. 플라즈마가 형성된 챔버에 산소함유가스와 수소함유가스가 혼합된 혼합가스를 플로우 시킨다. 이때, 산소함유가스로는 H2O가스 또는 O2가스를 사용할 수 있고, 수소함유가스로는 H2를 사용할 수 있다. 이때, 본 발명의 제2실시예에 따른 게이트 재산화 공정은 200℃ ~ 900℃ 범위의 온도에서 실시할 수 있다.
예를 들어, 200℃ ~ 900℃ 범위의 온도에서 플라즈마가 생성된 챔버에 H2O/H2 혼합가스 또는 O2/H2 혼합가스를 플로우(flow) 시키면, 챔버내 미리 생성된 플라즈마로 인하여 H2O/H2 혼합가스 또는 O2/H2 혼합가스가 이온화되면서 수소(H) 라디칼 및 산소(O) 라디칼이 생성된다. 플라즈마에 의해 생성된 산소 라디칼이 캡핑막(50A) 내 불순물(탄소, 염소)과 결합하여 휘발성 부산물을 생성하고, 생성된 휘발성 부산물이 챔버 외부로 배기되면서 캡핑막(50A) 내 불순물을 제거할 수 있다. 또한, 캡핑막(50A) 내 불순물이 빠져나간 빈자리는 산소이온이 대체하면서 캡핑막(50A)의 막질을 치밀화시킬 수 있다. 또한, 산소 라디칼이 폴리실리콘막으로 이루어진 전하저장막(43) 및 실리콘막(45)과 반응하여 이들 측벽에 산화막(43A, 45A)을 형성하고, 유전체막(44A) 및 게이트절연막(22A)의 손상을 치유한다. 이때, 수소 라티칼은 금속막(47)의 산화를 방지하는 역할을 수행한다.
정리하면, 비활성가스는 플라즈마 분위기를 조성하는 역할을 수행하고, 플라즈마에 산소함유가스로부터 생성된 산소 라디칼은 캡핑막(50)내 불순물 제거, 막질 치밀화 및 게이트절연막(22A)과 유전체막(44A)의 손상을 치유하는 역할을 수행하며, 플라즈마에 의해 수소함유가스로부터 생성된 수소 라디칼은 선택적 산화가 이루어지도록 하여 공정간 금속막(47)이 산화되는 것을 방지하는 역할을 수행한다. 이때, 저온(300℃ 이하)에서 게이트 재산화 공정을 진행하더라도 활성도가 높은 산소 라디칼을 이용하기 때문에 통상적인 열처리방법보다 공정시간을 단축시킬 수 있다. 또한, 고온(300℃ 이상)에서 게이트 재산화 공정을 진행하더라도, 수소라디칼 및 캡핑막(50A)으로 인해 금속막(47)의 산화 및 실리콘막(45)과 금속막(47) 사이 계면에서의 산화를 방지할 수 있다.
한편, 본 발명의 제1실시예에 기재한 바와 같이, 저온(50℃ ~ 250℃)에서 플라즈마 처리(산소 플라즈마)를 실시하여 캡핑막(50A) 내 불순물을 제거 및 막질을 치밀화 시킨 후, 플라즈마 처리보다 높은 온도(700℃ ~ 900℃)에서 산소함유가스와 수소함유가스가 혼합된 혼합가스를 사용하여 게이트 재산화 공정을 실시할 수도 있다.
다음으로, 도면에 도시하지는 않았지만, LDD 이온주입, 게이트패턴(49) 측벽 스페이서 산화막 형성, 소스 및 드레인 이온주입공정 등 반도체 장치를 제조하기 위한 통상의 일련의 과정을 수행하여 반도체 장치의 제조를 완료한다.
본 발명은 게이트 재산화 공정 이후, 반도체 장치를 완성하기 위한 공정간 특히, 게이트패턴(49) 스페이서 산화막 형성공정과 같은 산소분위기에서 고온(300 ℃ 이상)공정을 진행하더라도, 캡핑막(50A)으로 인해 금속오염 및 실리콘막(45)과 금속막(47)이 접하는 계면에서의 산화를 방지할 수 있다. 또한, 금속막(47)의 산화를 방지할 수 있다.
이와 같이, 본 발명은 캡핑막(50A)을 형성함으로써, 게이트 재산화 공정 및 후속 공정간 금속오염 발생 및 실리콘막(45)과 금속막(47)이 접하는 계면에서의 산화를 방지할 수 있다.
또한, 본 발명은 플라즈마 처리를 실시하여 캡핑막(50A) 내 불순물을 제거함과 동시에 막질을 치밀화시킴으로써, 게이트 재산화 공정 및 후속 공정간 금속오염 발생 및 실리콘막(45)과 금속막(47)이 접하는 계면에서의 산화를 보다 효과적으로 방지할 수 있다.
또한, 본 발명은 플라즈마 처리 및 게이트 재산화 공정을 동시에 실시함으로써(즉, 플라즈마 분위기에서 게이트 재산화 공정을 진행함으로써), 공정과정을 단순화시킬 수 있다.
또한, 본 발명은 캡핑막(50A)을 저온(300℃ 이하)에서 형성함으로써, 공정간 금속막(47)이 산화되는 것을 방지할 수 있다.
이를 통하여 본 발명의 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 전기적인 특성 및 제조 수율을 향상시킬 수 있다.
[캡핑막 형성방법]
도 6은 본 발명의 제1실시예 및 제2실시예에 기재된 캡핑막을 원자층증착법을 사용하여 형성하는 방법을 설명하기 위한 도면이다.
도 6을 참조하여, 본 발명의 제1실시예 및 제2실시예에 기재된 캡핑막은 다음과 같은 단위사이클을 복수회 진행하여 형성할 수 있다.
[단위사이클]
(실리콘소스 및 촉매 / 퍼지 / 산소소스 및 촉매 / 퍼지)n
위의 단위사이클에서 '실리콘소스'는 실리콘산화막을 형성하기 위한 실리콘 소스가스를 주입하는 단계, '퍼지'는 퍼지(purge)가스를 주입하는 단계, '산소소스'는 실리콘산화막을 형성하기 위한 산소 소스가스를 주입하는 단계, '촉매'는 실리콘산화막을 형성하는 과정에서 공정온도를 낮추기 위한 촉매가스 주입하는 단계를 의미한다. 이러한 단위사이클을 n회 반복 진행하여 캡핑막의 총 두께를 제어할 수 있다. 즉, 단위사이클의 반복 진행 횟수를 조절하여 얇은 두께 예컨대, 50Å ~ 200Å 범위의 두께를 갖는 캡핑막을 형성할 수 있다.
보다 구체적으로, 저온 예컨대 300℃ 이하(바람직하게는 50℃ ~ 250℃)의 기판온도를 유지하는 챔버 내부로 실리콘 소스가스 및 촉매가스를 플로우시켜 실리콘소스를 흡착시킨다. 이때, 실리콘 소스가스 및 촉매가스의 운반가스로 아르곤(Ar)가스를 사용할 수 있다.
여기서, 실리콘 소스가스로는 SiCl4, Si2Cl6 및 TDMAS(Tris(DiMethylAmino)Silane, [{(CH3)2N)3SiH}])으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 촉매가스로는 아민(amine, -NH2)기를 포함하는 가스를 사용할 수 있다. 아민기를 포함하는 가스로는 NH3가스 또는 C5H5N가스를 사용할 수 있다.
다음으로, 촉매가스 및 미반응 실리콘 소스가스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
다음으로, 산소 소스가스인 O3가스 및 촉매가스를 플로우시켜 흡착된 실리콘소스와 O3가스 간의 반응을 유도하여 원자층 수준의 실리콘산화막을 증착한다. 이때, O3가스는 산화제로 작용한다.
다음으로, 촉매가스, 미반응 O3가스 및 반응부산물을 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
한편, 실리콘소스의 산화를 위한 산소소스로는 O3가스 이외에 O2, H2O, NO 또는 N2O를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar과 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다. 실리콘산화막을 형성하는 과정에서 공정온도를 낮추기 위한 촉매가스 대신에 플라즈마 분위기를 조성할 수도 있다. 플라즈마 분위기는 아르곤가스(Ar) 또는 질소(N2)가스를 사용하여 형성할 수 있다. 물론, 공정온도를 낮추기 위하여 촉매가스와 플라즈마 분위기를 모두 사용할 수도 있다.
상술한 공정과정을 통하여 본 발명의 제1실시예 및 제2실시예에 기재된 캡핑막을 형성할 수 있다.
이와 같이, 본 발명은 원자층증착법 또는 플라즈마 원자층증착법을 사용하여 캡핑막을 형성함으로써, 게이트패턴을 포함하는 구조물 전면에 균일한 두께를 갖는 캡핑막을 저온(300℃ 이하)에서 형성할 수 있다.
또한, 본 발명은 촉매가스 또는 플라즈마 분위기를 사용함으로써, 캡핑막의 형성온도를 감소시킬 수 있다. 이를 통해 캡핑막을 형성하는 과정에서 금속막이 산화되는 것을 효과적으로 방지할 수 있다.
[작용효과]
도 7은 본 발명의 캡핑막 적용 유무에 따른 금속오염 정도를 나타낸 그래프이다. 여기서는 폴리메탈 구조의 전극이 형성되지 않은 영역에서 텅스텐(W) 오염도를 이온 질량 분석 장치(Secondary Ion Mass Spectroscopy, SIMS)를 사용하여 측정한 결과를 나타내었다.
도 7에 나타난 바와 같이, 본 발명의 캡핑막을 적용하기 않은 경우보다 본 발명의 캡핑막을 적용한 경우의 금속오염도가 매우 낮은 것을 확인할 수 있다.
도 8은 본 발명의 실시예에 따른 캡핑막을 적용한 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 폴리메탈 계면을 나타낸 도면이다. 여기서, (A)는 폴리실리콘막(poly-Si)과 텅스텐막(W) 사이의 계면을 나타낸 단면이미지이고, (B)는 폴리실리콘막과 텅스텐막 사이의 성분을 EELS(Electron Energy Loss Spectroy) 사용하여 분석한 그래프이다. 도면에서 명확히 확인되지는 않지만, 텅스텐막과 폴리 실리콘막 사이에는 확산방지막인 텅스텐질화막(WNx)이 형성되어 있다.
앞서 도 3에서 나타낸 것처럼, 종래 캡핑막을 적용하지 않은 폴리메탈 구조의 게이트전극은 게이트 재산화 공정을 실시한 이후, 폴리실리콘막과 텅스텐막이 접하는 계면에서의 산화로 인해 실리콘산화물(SiOx) 성분의 절연막이 형성되는 문제점이 발생하였다.
하지만, 도 8에 나타낸 바와 같이 본 발명의 실시예에 따른 캡핑막을 적용한 폴리메탈 구조의 게이트전극은 게이트 재산화 공정을 실시한 이후, 폴리실리콘막과 텅스텐막이 접하는 계면에서의 산화에 의해 실리콘산화물 성분의 절연막이 생성되지 않는 것을 확인할 수 있다. 이를 통하여 본 발명은 게이트전극의 수적직(vertical) 저항 증가를 방지하여 고주파수 동작시 신호 지연과 같은 문제가 발생하는 것을 방지할 수 있다.
한편, 폴리메탈 계면의 성분을 분석한 EELS 그래프인 도 3의 (B) 및 도 8의 (B)에서 질소(N) 성분은 폴리실리콘막과 텅스텐막 사이에 형성된 확산방지막인 텅스텐질화막(WNx)에서 비롯된 것이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 캡핑막의 특성을 측정한 그래프이다. 도 9a는 전압(V)에 대한 캐패시턴스(C/Cox)를 측정한 그래프이고, 도 9b는 전기장(elecreic field)에 대한 전류밀도(current density)를 측정한 그래프이다. 여기서, 본 발명의 캡핑막의 특성을 보다 명확히 확인하기 위하여 열산화법을 사용하여 형성된 산화막(Thermal Oxida), 저압화학기상증착법을 사용하여 형성된 산화 막(LP-CVD Oxide), 캡핑막(As Dep) 및 산소 플라즈마 처리된 캡핑막(O2 Plasma Oxide)을 서로 비교하여 나타내었다.
도 9a를 참조하면, 본 발명의 실시예에 따른 산소 플라즈마 처리된 캡핑막(O2 Plasma Oxide)이 일반적으로 가장 우수한 특성을 갖는 것으로 알려진 열산화법을 사용하여 형성된 산화막(Thermal Oxida)과 유사한 전기적 특성을 갖는 것을 확인할 수 있다.
도 9b를 참조하면, 본 발명의 실시예에 따른 산소 플라즈마 처리된 캡핑막(O2 Plasma Oxide)이 산소 플라즈마 처리를 하지 않은 캡핑막(As Dep) 및 저압화학기상증착법을 사용하여 형성된 산화막(LP-CVD Oxide)에 비하여 전기장에 대한 저항력이 우수한 것을 확인할 수 있다.
상술한 본 발명의 제1 및 제2실시예에서는 본 발명의 기술적 원리를 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치를 예시하여 설명하였지만, 본 발명의 기술적 원리는 폴리메탈 구조의 전극을 구비하는 모든 반도체 장치에 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 플래시 메모리 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 플래시 메모리 장치의 금속오염에 따른 리텐션 특성을 나타낸 그래프.
도 3은 종래기술에 따른 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 폴리메탈 계면을 나타낸 도면.
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 6은 본 발명의 제1실시예 및 제2실시예에 기재된 캡핑막을 원자층증착법을 사용하여 형성하는 방법을 설명하기 위한 도면.
도 7은 본 발명의 캡핑막 적용 유무에 따른 금속오염 정도를 나타낸 그래프.
도 8은 본 발명의 실시예에 따른 캡핑막을 적용한 폴리메탈 구조의 게이트전극을 구비하는 반도체 장치의 폴리메탈 계면을 나타낸 도면.
도 9a 및 도 9b는 본 발명의 실시예에 따른 캡핑막 특성을 측정한 그래프.
*도면 주요 부분에 대한 부호 설명*
21, 41 : 기판 22, 22A : 게이트절연막
23, 45 : 실리콘막 23A, 43A, 45A : 산화막
24, 46 : 확산방지막 25, 47 : 금속막
26, 48 : 게이트하드마스크막 27, 49 : 게이트패턴
28, 28A, 50, 50A : 캡핑막 42, 42A : 터널절연막
43 : 전하저장막
Claims (25)
- 기판상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 실리콘막과 금속막이 순차적으로 적층된 적층막을 포함하는 게이트구조체를 형성하는 단계;상기 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 단계;상기 게이트패턴을 둘러싸는 캡핑막을 형성하는 단계;상기 캡핑막을 플라즈마 처리하는 단계; 및상기 게이트절연막 및 상기 게이트패턴에 대한 게이트 재산화 공정을 실시하는 단계를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 플라즈마 처리하는 단계는,산소(O2) 플라즈마를 사용하여 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 플라즈마 처리하는 단계는,챔버내 비활성가스를 사용하여 플라즈마를 형성하는 단계; 및상기 플라즈마가 형성된 챔버에 산소가스(O2)를 플로우시키는 단계를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 플라즈마 처리하는 단계는 상기 게이트 재산화 공정보다 낮은 온도에서 실시하는 반도체 장치 제조방법.
- 제4항에 있어서,상기 플라즈마 처리하는 단계는,50℃ ~ 250℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
- 제4항에 있어서,상기 게이트 재산화 공정을 실시하는 단계는,700℃ ~ 900℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 게이트 재산화 공정을 실시하는 단계는,산소함유가스와 수소함유가스가 혼합된 혼합가스를 사용하여 실시하는 반도체 장치 제조방법.
- 제7항에 있어서,상기 산소함유가스는 H2O가스 또는 O2가스를 포함하고, 상기 수소함유가스는 H2가스를 포함하는 반도체 장치 제조방법.
- 기판상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 실리콘막과 금속막이 순차적으로 적층된 적층막을 포함하는 게이트구조체를 형성하는 단계;상기 게이트구조체를 선택적으로 식각하여 게이트패턴을 형성하는 단계;상기 게이트패턴을 둘러싸는 캡핑막을 형성하는 단계; 및플라즈마 분위기에서 상기 게이트절연막 및 상기 게이트패턴에 대한 게이트 재산화 공정을 실시하는 단계를 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,상기 게이트 재산화 공정을 실시하는 단계는,챔버내 비활성가스를 사용하여 플라즈마를 형성하는 단계; 및상기 플라즈마가 형성된 챔버에 산소함유가스와 수소함유가스가 혼합된 혼합가스를 플로우시키는 단계를 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 산소함유가스는 H2O가스 또는 O2 가스를 포함하고, 상기 수소함유가스는 H2가스를 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,상기 게이트 재산화 공정을 실시하는 단계는,200℃ ~ 900℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
- 제1항 또는 제9항에 있어서,상기 캡핑막은 50℃ ~ 250℃ 범위의 온도에서 형성하는 반도체 장치 제조방법.
- 제13항에 있어서,상기 캡핑막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
- 제1항 또는 제9항에 있어서,상기 캡핑막은 원자층증착법(ALD) 또는 플라즈마 원자층증착법(PEALD)을 사용하여 형성하는 반도체 장치 제조방법.
- 제1항 또는 제9항에 있어서,상기 캡핑막을 형성하는 단계는,상기 게이트패턴이 형성된 기판을 챔버에 로딩하는 단계;상기 챔버내 실리콘 소스가스를 플로우시키는 단계;상기 실리콘 소스가스를 퍼지하는 단계;상기 챔버내 산소 소스가스를 플로우시키는 단계; 및상기 산소 소스가스를 퍼지시키는 단계를 포함하는 반도체 장치 제조방법.
- 제16항에 있어서,상기 실리콘 소스가스는 Si2Cl6, SiCl4 및 TDMAS로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
- 제16항에 있어서,상기 산소 소스가스는 O2, O3, NO, N2O 및 H2O로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
- 제16항에 있어서,상기 실리콘 소스가스를 플로우시키는 단계 및 상기 산소 소스가스를 플로우시키는 단계에서 아민기(amine)를 포함하는 가스를 상기 실리콘 소스가스 및 상기 산소 소스가스와 함께 상기 챔버내 플로우시키는 반도체 장치 제조방법.
- 제19항에 있어서,상기 아민기를 포함하는 가스는 NH3가스 또는 C5H5N가스를 포함하는 반도체 장치 제조방법.
- 제16항에 있어서,상기 캡핑막을 형성하는 단계는,플라즈마 분위기에서 실시하는 반도체 장치 제조방법.
- 제21항에 있어서,상기 플라즈마 분위기는,아르곤가스 또는 질소가스를 사용하여 형성하는 반도체 장치 제조방법.
- 제1항 또는 제9항에 있어서,상기 금속막은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 이리듐(Tr) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
- 제1항 또는 제9항에 있어서,상기 게이트구조체는,실리콘막, 금속막, 게이트하드마스크막이 순차적으로 적층된 적층막 또는 전하저장막, 유전체막, 실리콘막, 금속막 및 게이트하드마스크막이 순차적으로 적층된 적층막을 포함하는 반도체 장치 제조방법.
- 제24항에 있어서,상기 전하저장막은 실리콘막 또는 절연막을 포함하는 반도체 장치 제조방법.
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