KR20070098286A - 반도체 장치의 커패시터 제조 방법 - Google Patents

반도체 장치의 커패시터 제조 방법 Download PDF

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KR20070098286A KR1020060029758A KR20060029758A KR20070098286A KR 20070098286 A KR20070098286 A KR 20070098286A KR 1020060029758 A KR1020060029758 A KR 1020060029758A KR 20060029758 A KR20060029758 A KR 20060029758A KR 20070098286 A KR20070098286 A KR 20070098286A
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Abstract

우수한 전기적 특성을 갖는 반도체 장치의 커패시터 제조 방법은, 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 고유전율을 갖는 금속 산화막으로 이루어지는 유전막을 형성하며, 상기 유전막 상에 티타늄 전구체 및 암모니아 가스를 제공하여 예비 티타늄 질화막을 증착한다. 이어서, 상기 예비 티타늄 질화막을 질소 및 수소 분위기 하에서 플라즈마 처리하여 상부 전극의 일부분을 형성하고, 상기 예비 티타늄 질화막을 증착 및 상기 플라즈마 처리를 반복적으로 수행하여 설정된 두께의 상부 전극을 형성한다. 따라서, 유전막의 특성 변화를 최소화시킴으로서 상기 커패시터의 특성이 향상된다.

Description

반도체 장치의 커패시터 제조 방법{Method of manufacturing a capacitor of semiconductor device}
도 1 내지 도 7은 본 발명의 바람직한 일실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 110 : 하부 전극
126 : 제1 박막 128 : 제2 박막
130 : 유전막 132 : 상부 전극
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것이다. 보다 상세하게는 유전막의 특성 변화를 최소화시켜 높은 커패시턴스를 갖는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 상기 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 상기 디램 장치는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터를 포함한다.
이러한 커패시터를 포함하는 메모리 소자의 용량을 향상시키기 위해서는 커패시터의 커패시턴스(capacitance)를 증가시키는 것이 매우 중요하다.
반도체 소자가 집적도가 높아짐에 따라 종래의 금속-절연체-반도체 (metal-insulator-semiconductor : 이하 MIS) 커패시터는 유전막과 실리콘막 사이에 고유전막을 형성하기가 어렵기 때문에 높은 커패시턴스를 수득하는 것이 용이하지 않다.
이에 따라, 상기 MIS 커패시터를 대체할 수 있는 상부 및 하부 전극 모두가 귀금속이나 내열 금속으로 이루어진 MIM(Metal-Insulator-Metal) 커패시터를 사용하고 있다.
상기 MIM 커패시터는 높은 유전율 (κ)을 갖는 물질, 예를 들어 Al2O3, Ta2O5, HfO2 등의 금속 산화물을 사용하여 유전막을 형성하고, 상기 고유전체 물질의 특성이 충분히 발현되도록 티타늄 질화물(TiN) 등과 같은 내열 금속으로 상부 또는 하부 전극을 형성한다.
그런데, 상기 고유전율을 갖는 금속 산화막의 경우, 후속 공정에서 열적 버 짓을 받게 되면 쉽게 주변의 가스들과 쉽게 반응이 일어나게 되어 유전율이 급격하게 저하된다.
따라서, 상기 유전막을 형성한 이 후의 공정들은 상기 유전막의 특성 변화가 발생되지 않도록 진행되어야 한다. 특히, 상기 유전막을 형성한 이 후에 수행되는 상부 전극 형성 공정은 상기 유전막의 특성 변화에 매우 지배적으로 작용한다. 이에 상기 상부 전극 형성 공정을 저온으로 진행하는 방법이 강력히 요구되고 있다.
따라서, 상기 상부 전극으로 MOCVD(metal organic chemical vapor deposition)방식으로 티타늄 질화막을 형성한 후, 상기 티타늄 질화막을 플라즈마 (Plasma) 처리하여, 상기 티타늄 질화막 내에 존재하는 탄소 등과 같은 불순물을 제거한다.
하지만 상기 플라즈마 처리 시 인가되는 바이어스가 일정 세기보다 크면, 상기 유전막에 영향을 주어 누설전류 특성을 열화시킨다. 반면에, 상기 바이어스가 일정 세기보다 작으면, 상기 티타늄 질화막 내에 탄소 및 산소 등과 같은 불순물이 다량 존재하여 커패시터의 전기적 특성을 악화시킬 수 있다.
따라서, 본 발명의 목적은 후속 공정에 의한 유전막의 특성 변화를 최소화시켜 높은 커패시턴스를 갖는 반도체 장치의 커패시터 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 고유전율을 갖는 금속 산화막으로 이루어지는 유전 막을 형성하며, 상기 유전막 상에 티타늄 전구체로서 TDMAT(Ti(N(CH3)2)4) 및 암모니아(NH3) 가스를 제공하여 예비 티타늄 질화막(TiN)을 증착한다. 이어서, 상기 예비 티타늄 질화막을 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마 처리하여 상부 전극의 일부분을 형성하고, 상기 예비 티타늄 질화막을 증착하는 단계 및 상기 플라즈마 처리하는 단계를 반복적으로 수행하여 설정된 두께의 상부 전극을 형성한다.
상기 유전막은 알루미늄(Al2O3) 산화막 및 하프늄(HfO2) 산화막이 적층된 다층막으로 형성되며, 상기 티타늄 질화막은 300 내지 400℃의 온도에서 증착한다.
상기 하부 전극을 형성하는 단계는, 상기 유전막이 형성된 기판을 반응 챔버 내부로 도입하고, 상기 챔버 내부에 티타늄 전구체로서 TDMAT(Ti(N(CH3)2)4)및 암모니아(NH3) 가스를 제공하며, 상기 챔버 내부에 불활성가스를 유입시켜 상기 반응가스들을 퍼지하는 단계를 수행함으로서 상기 유전막이 형성된 기판 상에 티타늄 질화물을 증착하고, 상기 티타늄 질화물을 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마(Plasma) 처리하는 단계를 포함한다.
이때, 상기 챔버 내의 압력은 0.2 내지 2 Torr를 유지하며, 상기 플라즈마 파워는 1 내지 2㎾이며, 상기 플라즈마의 공급 시간은 30초 내지 180초이다.
상기 상부전극 상에, 물리 기상 증착을 수행하여 금속 물질을 포함하는 상부 전극 보호막을 형성하는 단계를 더 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 장치의 커패시터 제조 방법은, 상부 전극 형성 공정에 의한 유전막의 특성 변화를 최소화시켜 높은 커패시턴스를 갖도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 커패시터의 제조 방법에 대해 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 1 내지 도 7은 본 발명의 바람직한 일실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 도전막(도시되지 않음)을 증착한다. 상기 제1 도전막은 질화 티타늄(TiN) 등을 포함하며, 이후에 MIM 커패시터의 하부 전극으로 기능한다.
구체적으로, 상기 반도체 기판(100) 상에 TDMAT(tetrakis dimethyl amino titanium)소스 및 암모니아(NH3) 가스를 이용한 MOCVD(metal organic chemical vapor deposition) 방법을 수행함으로써, 상기 반도체 기판 상에 균일한 두께로 증착되는 제1 도전막을 형성한다.
이때, 암모니아(NH3)는 약 100sccm 내지 500sccm를 유입되며, .상기 제1 도전막의 증착 공정은 300℃ 내지 400℃ 의 온도와 0.2 내지 2 Torr의 압력 하에서 진행될 수 있다. 상기와 같은 공정을 수행함으로써, 상기 제1 도전막은 100Å 내지 300Å의 두께로 증착 될 수 있다.
상기 제1 도전막 형성 공정 중에, 질소(N2) 및 수소(H2) 분위기 하에서 1kW내지 2kW의 바이어스를 인가하여, 상기 제1 도전막을 플라즈마(Plasma) 처리함으로써, 상기 제1 도전막내에 잔존하는 탄소 등의 불순물을 제거한다.
상기 제1 도전막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 사용하여 하부 전극(110)을 형성한다.
도 2 및 도 3을 참조하면, 하부 전극(110) 상에 층간 절연막(120)을 증착한다. 상기 층간 절연막(120)은 P-TEOS(tetraethyl orthosilicate), HDP(high density plasma)-CVD 산화물 또는 저유전체 물질(Low-k material)로 형성될 수 있다.
상기 층간 절연막(120) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 하부 전극(110)의 상부면의 일부가 노출되도록 상기 층간 절연막(120)을 제거하여 개구부(124)를 형성함으로서 층간 절연막 패턴(122)을 형성한다. 상기 제거 공정은 이방성 식각 공 정을 포함한다.
도 4를 참조하면, 상기 노출된 하부 전극(110) 및 층간 절연막 패턴(122)의 표면에 연속적으로 제1 박막(126)을 형성한다.
상기 제1 박막(126)은 알루미늄(Al2O3) 산화막을 포함하며, 후술되어지는 하프늄(HfO2)산화막을 포함하는 제2 박막(128)과 적층된 구조로 형성되어, 고유전율을 갖는 유전막(도시되지 않음)으로 완성된다.
구체적으로, 상기 제1 박막(126)은 알루미늄을 포함하는 금속 전구체 및 산화제를 사용한 원자층 증착을 수행하여 10Å 내지 30Å의 두께로 형성한다.
구체적으로, 상기 하부 전극(110)이 형성되어 있는 기판(100)을 챔버(도시되지 않음)로 위치시킨다. 이때, 상기 챔버의 온도는 300℃ 내지 500℃로 유지된다.
이때, 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학 기상 증착의 특성을 나타내기 때문에 바람직하지 않다. 이후, 상기 기판(100) 상부로 알루미늄을 포함한 전구체 물질인 TMA(trimethylaluminum, Al(CH3)3)을 약 0.1초 내지 10초간 제공한다.
상기와 같은 공정을 수행함에 따라 상기 TMA은 상기 하부 전극(110)이 형성되어 있는 기판(100) 상에 흡착되거나 일부분은 상기 챔버 내부에 표류한다. 이를 제거하기 위하여, 상기 챔버 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 질소 가스 또는 아르곤 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.1 내지 10초 동안 제공한다.
이어서, 상기 챔버 내로 산화제를 약 0.1초 내지 10초간 제공한다. 상기 산화제의 예로서는 O3 등을 들 수 있다. 이후, 상기 챔버 내로 퍼지 가스를 제공함으로써, 반응하지 않은 산화제가 상기 챔버로부터 제거된다.
그리고, 상기 TMA → 상기 퍼지 가스 → 상기 산화제 → 상기 퍼지 가스의 도입을 원하는 두께인 약 10Å 내지 30Å를 얻을 때까지 반복적으로 수행한다. 이에 따라, 층간 절연막 패턴(122)이 형성된 기판(100) 상에는 제1 박막(126)이 형성된다.
도 5를 참조하면, 상기 제1 박막(126)의 표면에 연속적으로 하프늄 산화막을 포함하는 물질로 제2 박막(128)을 형성한다.
상기 제2 박막(128)은 하프늄을 포함하는 금속 전구체 및 산화제를 사용한 원자층 증착을 수행하여 2Å 내지 10Å의 두께로 형성한다. 상기 하프늄을 포함하는 금속 전구체는 TEMAH (tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4를 포함하고, 상기 산화제는 O3 등을 들 수 있다
구체적으로, 상기 기판(100) 상에 형성된 제1 박막(126)의 상부로 하프늄 산화물을 증착하기 위한 전구체 물질인 TEMAH을 약 0.1초 내지 15초간 제공한다. 이때, 상기 챔버의 온도는 250℃ 내지 350℃로 유지된다. 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학기 상증착의 특성을 나타내기 때문에 바람직하지 않다.
상기와 같은 공정을 수행함에 따라, 상기 TEMAH 은 상기 제1 박막(126)이 형성된 기판(100) 상에 흡착되거나 일부분은 상기 챔버 내부에 표류한다. 이를 제거하기 위하여, 상기 챔버 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.1 내지 10초 동안 제공하는 것이 바람직하다.
이어서, 상기 챔버 내로 산화제를 약 0.1초 내지 10초간 제공한다. 이후, 상기 챔버 내로 퍼지가스를 제공함으로써, 반응하지 않은 산화제가 상기 챔버로부터 제거된다. 상기 퍼지 가스의 종류 및 도입 시간은 상술한 바와 동일하다.
상기와 같은 공정을 상기 제2박막의 두께가 약 30Å 내지 60Å으로 형성될 때까지 반복하여 수행한다.
상기와 같이 상기 하부 전극의 역할을 하는 제1 도전막(110) 상에 알루미늄 산화막을 포함하는 제1 박막(126) 및 하프늄 산화막을 포함하는 제2 박막(128)이 적층되는 다층 구조의 유전막(130)을 형성한다.
도 6을 참조하면, 상기 유전막(130) 상에 제2 도전막(132)을 형성한다.
상기 제2 도전막(132)은 질화 티타튬(TiN)막을 포함하며, 이후에 커패시터의 상부 전극으로 기능한다. 상기 제2 도전막(132)을 형성하는 공정은 상기 제1 도전막을 형성하는 공정과 유사하게 진행된다.
즉, 상기 제2 도전막(132) 형성으로 인한 상기 유전막(130)의 특성 저하를 방지하기 위하여, 상기 제2 도전막(132)의 일부를 증착한 시에 암모니아(NH3)가스를 반응 가스로 이용하여 상기 제2 도전막(132) 내의 탄소 등과 같은 불순물을 제거하고, 이어서, 질소 및 수소 플라즈마 처리한다. 상기와 같은 공정을 적어도 2회 이상 반복하여 상부 전극을 완성한다.
상기 제2 도전막(132)을 형성하는 공정을 구체적으로 설명하면 다음과 같다.
먼저, 상기 유전막(130)이 형성된 기판(100)을 반응 챔버 내부로 도입한다. 이때, 상기 챔버는 300 내지 400℃ 의 온도와 0.2 내지 2 Torr의 압력으로 조절된다.
이어서, 상기 유전막(130) 상에 TDMAT(tetrakis dimethyl amino titanium) 및 암모니아(NH3) 가스를 반응 가스로 이용한 MOCVD(metal organic chemical vapor deposition) 방법을 포함하는 화학 기상 증착을 수행하여, 상기 제2 도전막(132)의 일부를 증착된 예비 제2 도전막(미도시됨)을 형성한다. 이때, 상기 암모니아(NH3) 가스는 상기 챔버 내부로 약 100sccm 내지 500sccm를 유입되며, 상기 암모니아 가스에 의하여 상기 제2 도전막(132)내에 존재하는 탄소 등의 불순물을 제거한다.
상기 예비 제2 도전막(132)을 증착한 후에, 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마(Plasma)처리함으로써, 상기 예비 제2 도전막(132)내에 잔존하는 탄소 등의 불순물을 제거한다
이때, 상기 플라즈마 파워는 1 ㎾ 내지 2㎾이며, 상기 플라즈마의 공급 시간은 30초 내지 180초이다.
상기 TDMAT 도입 내지 플라즈마 처리 공정을 반복적으로 수행하여, 상기 제2 도전막(132)이 100Å 내지 300Å의 두께를 가지도록 형성한다.
바람직하게는, 상기와 같은 예비 티타늄 질화막을 증착하는 단계 및 상기 플라즈마 처리하는 단계를 적어도 2회 이상 반복적으로 수행함으로써, 제2 도전막(132)을 형성한다.
상기와 같이 암모니아 가스를 공정 가스로 사용함으로써, 제2 도전막(132)을 형성 시에 탄소와 같은 불순물을 제거하고, 상기 제2 도전막(132)을 형성하는 도중에 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마 처리하여 상기 제2 도전막(132)내에 잔존하는 불순물을 제거할 수 있다. 따라서, 불순물에 의해 발생되는 문제를 감소시킬 수 있으며, 하부의 유전막에 가해지는 특성 저하를 최소화할 수 있다.
도 7을 참조하면, 상기 제2 도전막(132) 상에는 질화 티타늄(TiN) 등을 포함하는 상부 전극 보호막(142)이 형성된다.
구체적으로, 상기 상부 전극 보호막(134)은 물리 기상 증착을 수행하여 형성된 질화 티타늄막으로 이루어진다. 상기 상부 전극 보호막(134)은 후속으로 진행되는 식각 공정시 커패시터를 보호하는 역할을 한다.
이어서, 상기 층간 절연막 패턴(122)이 노출되도록 상기 제2 도전막(152) 및 유전막(146)의 일부를 평탄화 공정을 이용하여 제거한다. 상기 평탄화 공정은 CMP 또는 에치백(etch back) 공정을 이용할 수 있다.
이에 따라, 상부 전극(140), 상부 전극 보호막 패턴(142), 하부 전극(110) 과, 상부 전극(140) 및 하부 전극(110) 사이에 개재되는 다층 구조의 유전막(138)을 포함하는 커패시터가 완성된다. 상기 상부 전극 보호막(134) 상에는 전기적인 연결을 위한 상부 배선(144)이 형성된다.
상술한 바와 같이 본 발명에 의하면, 상기 상부 전극 내에 불순물을 제거하여, 상기 불순물에 의해 발생되는 문제를 감소시킬 수 있다. 이와 동시에, 상부 전극 형성시의 하부의 유전막에 가해지는 특성 저하를 최소화함으로서 높은 커패시턴스를 갖는 반도체 장치의 커패시터를 제조 할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 고유전율을 갖는 금속 산화막으로 이루어지는 유전막을 형성하는 단계;
    상기 유전막 상에 티타늄 전구체로서 TDMAT(Ti(N(CH3)2)4)및 암모니아(NH3) 가스를 제공하여 예비 티타늄 질화막(TiN)을 증착하는 단계;
    상기 예비 티타늄 질화막을 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마 처리하여 상부 전극의 일부분을 형성하는 단계; 및
    상기 예비 티타늄 질화막을 증착하는 단계 및 상기 플라즈마 처리하는 단계를 반복적으로 수행하여 설정된 두께의 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 유전막은 알루미늄(Al2O3) 산화막 및 하프늄(HfO2) 산화막이 적층된 다층막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 티타늄 질화막은 300 내지 400℃의 온도에서 증착하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 유전막이 형성된 기판을 반응 챔버 내부로 도입하는 단계;
    상기 챔버 내부에 티타늄 전구체로서 TDMAT(Ti(N(CH3)2)4)및 암모니아(NH3) 가스를 제공하는 단계;
    상기 챔버 내부에 불활성가스를 유입시켜 상기 반응가스들을 퍼지하는 단계를 수행함으로서 상기 유전막이 형성된 기판 상에 티타늄 질화물을 증착하는 단계;
    상기 티타늄 질화물을 질소(N2) 및 수소(H2) 분위기 하에서 플라즈마(Plasma) 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 챔버 내의 압력은 0.2 내지 2 Torr를 유지하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 플라즈마 파워는 1 내지 2㎾이며, 상기 플라즈마의 공급 시간은 30초 내지 180초인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제1 항에 있어서, 상기 상부전극 상에, 물리 기상 증착을 수행하여 금속 물 질을 포함하는 상부 전극 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100969785B1 (ko) * 2008-07-25 2010-07-13 삼성전기주식회사 커패시터를 갖는 기판 및 그 제조방법

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