KR20090126520A - 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 Download PDF

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KR20090126520A
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박재화
백종민
최길현
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Abstract

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치가 제공된다. 반도체 장치의 제조 방법은, 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴을 형성하고, 게이트 패턴의 측벽 전 표면, 게이트 패턴의 상면, 및 게이트 패턴이 위치하지 않는 기판 상을 컨포말하게 덮는 질화막을 형성하고, 산소를 함유하되 수소를 함유하지 않는 플라즈마를 이용하여 질화막을 이방성 산화시켜 산화막을 형성하는 것을 포함한다.
이방성 산화, 산소 플라즈마, 게이트 재산화

Description

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치{Method of fabricating semiconductor device and semiconductor device produced by the same}
본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것으로, 보다 상세하게는 게이트 패턴 중 금속막의 이상 산화를 방지하되, 전기적 특성 및 신뢰성이 향상된 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것이다.
반도체 소자의 집적도가 높아지고 회로 선폭이 감소함에 따라 게이트 패턴의 저항 감소가 요구되고 있다. 이를 위해 저항이 낮은 금속막을 폴리 실리콘 막과 함께 사용하여 게이트 패턴의 저항을 감소시키고 있다.
게이트 패턴에 금속막이 포함되는 경우, 후속 열공정이나 산화 공정 또는 증착 공정에서 금속막의 측벽이 이상 산화(abnormal oxidation)되어 게이트 패턴의 소자 열화가 유발될 수 있다.
이를 방지하기 위해, 게이트 패턴 산화 공정 중 금속막의 측벽을 덮되, 폴리 실리콘 막의 측벽을 노출시키는 예비 스페이서를 이용하여 게이트 패턴을 산화시킴 으로써 금속막의 산화를 방지하는 방법이 연구되고 있다.
또한, 수소 및 산소의 혼합 가스로 이루어진 플라즈마를 이용하여 폴리 실리콘 막을 선택적으로 산화시키는 방법도 연구되고 있다.
그러나, 예비 스페이서를 이용하여 금속막의 산화를 방지하는 방법은 복잡한 공정이 요구되고, 디자인 룰 감소에 따라 게이트 패턴의 폭이 예비 스페이서 폭만큼 감소되어 게이트 패턴의 저항을 상승시킬 수 있다.
또한, 폴리 실리콘 막을 선택적으로 산화시키는 방법의 경우 수소 플라즈마가 게이트 기판 또는 게이트 절연막에 손상을 유발하고, 누설 전류가 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 금속막의 이상 산화를 방지하되, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 금속막의 이상 산화를 방지하되, 전기적 특성 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽 전 표면, 상기 게이트 패턴의 상면, 및 상기 게이트 패턴이 위치하지 않는 상기 기 판 상을 컨포말하게 덮는 질화막을 형성하고, 산소를 함유하되 수소를 함유하지 않는 플라즈마를 이용하여 상기 질화막을 이방성 산화시켜 산화막을 형성하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 형성된 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽 전 표면, 상기 게이트 패턴의 상면, 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상을 컨포말하게 덮는 질화막을 형성하고, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막은 전부 산화되고, 상기 게이트 패턴의 측벽 전 표면을 덮는 상기 질화막은 일부 잔류하도록 상기 질화막을 이방성 산화시켜 산화막을 형성하고, 상기 게이트 패턴의 측벽 전 표면을 덮는 상기 질화막이 노출되도록 상기 산화막을 제거하는 것을 포함하되, 상기 이방성 산화는 상기 기판을 챔버에 인입하고, 상기 플라즈마에는 양전압을 인가하되 상기 기판에는 음전압을 인가하여 수행한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴과, 상기 게이트 패턴의 측벽 전 표면을 컨포말하게 덮되, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상은 덮지 않도록 형성된 질화막과, 상기 게이트 패턴의 측벽 전 표면에 형성된 질화막, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않 는 상기 기판을 컨포말하게 덮는 큐어링 산화막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 게이트 절연막(110) 및 게이트 패턴(120, 130, 140, 150, 160)을 포함한다.
여기서, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
기판(100) 상에는 게이트 절연막(110)이 형성될 수 있다. 게이트 절연막(110)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합 물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
게이트 절연막(110) 상에는 게이트 패턴(120, 130, 140, 150, 160)이 형성될 수 있다. 게이트 패턴(120, 130, 140, 150, 160)은 패터닝된 폴리 실리콘 막(120), 오믹막(130), 배리어막(140), 금속막(150), 및 캡핑막(160)을 포함할 수 있다.
폴리 실리콘 막(120)은 NMOS 또는 PMOS에 적합하도록 일함수(work function)을 조절하는 역할을 한다.
폴리 실리콘 막(120)은 폴리 실리콘 상에 n형 또는 p형 불순물이 도핑된 것일 수 있다. p형 불순물로서 예를 들어 인(P) 또는 비소(As) 등이 사용될 수 있고, n형 불순물로서 예를 들어 붕소(B), 붕소 불화물(BF2), 인듐(In) 등이 사용될 수 있다.
폴리 실리콘 막(120) 상부에는 오믹막(130)이 형성될 수 있다. 오믹막(130)은 폴리 실리콘 막(120)과 금속막(150) 사이의 접촉 저항을 감소시키는 역할을 한다. 오믹막(130)은 예를 들어, 텅스텐 실리사이드로 이루어질 수 있다.
오믹막(130) 상부에는 배리어막(140)이 형성될 수 있다. 배리어막(140)은 후속 공정에서의 열처리에 의해 폴리 실리콘 막(120)과 금속막(150)의 반응을 방지하는 역할을 한다. 배리어막(140)은 예를 들어 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 보론 질화물 같은 금속 질화물로 이루어질 수 있다.
배리어막(140) 상부에는 금속막(150)이 형성될 수 있다. 금속막(150)은 고융 점 금속으로 이루어질 수 있다. 고융점 금속이란 녹는점이 철(1539℃)보다 높은 금속으로 이해될 수 있다. 금속막(150)으로 사용되는 고융점 금속으로서 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등이 적합하게 예시된다. 반도체 소자 제조 공정에의 적용 용이성을 고려할 때 텅스텐이 고융점 금속막으로 범용적으로 사용될 수 있으나, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
금속막(150) 상에는 캡핑막(160)이 형성될 수 있다. 캡핑막(160)은 게이트 패턴(120, 130, 140, 150, 160)을 패터닝하는 마스크로 이용될 수 있으며, 콘택(미도시) 형성 공정 등 후속 공정에서 금속막(150)을 보호하는 역할을 한다. 예컨대, 캡핑막(160)은 절연 물질로 이루어질 수 있으며, 예를 들어 질화 규소(SiN)로 이루어질 수 있다.
게이트 패턴(120, 130, 140, 150, 160)은 패터닝된 폴리 실리콘 막(120), 오믹막(130), 배리어막(140), 금속막(150), 및 캡핑막(160)으로 이루어질 수 있다.
게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면(whole surface)에는 질화막(220)이 형성되어 있다. 본 명세서에서 질화막(220)은 특별한 언급이 없는 한 질화 규소를 의미하는 것으로 해석될 수 있다. 상기 질화막(220)은 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면을 컨포말(conformal)하게 덮도록 형성된다. 그러나, 상기 질화막(220)은 게이트 패턴(120, 130, 140, 150, 160)의 상면 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100) 상부에는 형성되지 않는다. 다시 말해 상기 질화막(220)은 게이트 패턴(120, 130, 140, 150, 160)의 측벽에만 형성되고, 측벽 전 표면에 동일한 두께로 형성된다. 질화막(220)은 30 ~ 100Å의 두께로 형성될 수 있다.
본 실시예의 반도체 장치는 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면에 형성된 질화막(220), 게이트 패턴(120, 130, 140, 150, 160)의 상면 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100) 상을 컨포말하게 덮는 큐어링 산화막(320)을 더 포함한다. 본 명세서에서 산화막은 특별한 언급이 없는 한 산화 규소 또는 산질화 규소를 의미하는 것으로 해석될 수 있다.
큐어링 산화막(320)은 수소 함유량이 매우 적거나 수소가 함유되지 않은 산화막으로 이루어져 있어 누설 전류가 적다.
큐어링 산화막(320)의 존재로 인해 기판(100)과 폴리 실리콘 막(120)의 경계는 라운드(round) 형상을 가질 수 있으며, 이 경우 폴리 실리콘 막(120)과 기판(100) 사이의 날카로운 끝단(sharp edge)에 전계가 집중되는 것을 방지할 수 있어 반도체 장치의 전기적 특성이 향상될 수 있다. 이에 따라 게이트 절연막(110) 및 큐어링 산화막(320)에 인가되는 전하량이 0.01 ~ 0.3 C/cm2인 경우에도 게이트 절연막(110) 및 큐어링 산화막(320)이 파괴될 확률은 10%이하이다. 게이트 절연막(110) 및 큐어링 산화막(320)이 파괴될 확률은 10%이하라는 의미는 일정한 조건에 놓여진 샘플들 중 10% 이하의 샘플에서 게이트 절연막(110) 및 큐어링 산화막(320)이 파괴되었음을 의미한다.
한편, 게이트 패턴(120, 130, 140, 150, 160)의 측벽에는 질화막(220)과 큐 어링 산화막(320)이 중첩되어 형성되어 있다. 이에 따라 게이트 패턴(120, 130, 140, 150, 160)의 측벽에 위치한 질화막(220)과 큐어링 산화막(320)의 전기적 특성이 향상되어 29V 이상의 전압을 인가한 경우에도 질화막(220)과 큐어링 산화막(320)이 파괴되지 않을 수 있다.
도 2a 및 도 2b를 참조하면, 본 실시예의 게이트 패턴(120, 130, 140, 150, 160)의 측벽에는 질화막(220)과 큐어링 산화막(320)이 중첩되어 형성되어 있으며, 질화막(220)은 게이트 패턴(120, 130, 140, 150, 160)의 측벽에만 형성되어 있음을 확인할 수 있다. 도 2a는 본 발명의 비교예에 따른 반도체 장치의 단면을 나타낸 사진이다. 도 2b는 본 발명의 제1 실시예에 따른 반도체 장치의 단면을 나타낸 사진이다.
도 2a의 사각형으로 강조한 부분을 참조하면, 질화막이 게이트 패턴의 측벽을 따라 연장되어 "ㄴ"자 형상으로 기판으로 절곡되어 형성되어 있는 것을 확인할 수 있다.
도 2b의 사각형으로 강조한 부분을 참조하면, 질화막이 기판 상으로 연장되지 않고, 게이트 패턴의 측벽에 나란하게 형성되어 있는 것을 확인할 수 있다.
즉, 본 실시예의 반도체 장치는 질화막이 게이트 측벽에만 형성되어 반도체 기판 상의 막 특성을 향상시키는 한편, 게이트 측벽에서 질화막과 산화막이 중첩되어 있어 측벽 막 특성도 향상된다.
도시하지는 않았으나, 게이트 패턴 양측의 기판 상에는 n형 또는 p형 불순물이 주입된 소스 영역 및 드레인 영역이 형성되어 있다. 또한, 게이트 패턴 및 기판 전체를 덮도록 층간 절연막이 형성될 수 있고, 소스 영역 및 드레인 영역은 층간 절연막을 관통하는 콘택에 의해 상부 배선과 연결될 수 있다.
이하, 도 1 및 도 3 내지 도 7을 참조하여, 본 발명의 제2 및 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다. 도 3 내지 도 7은 본 발명의 제2 및 제3 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다. 이하의 실시예들에서는 이전의 실시예와 동일한 구성 요소에 대해서는 동일한 참조 번호를 부여하고, 설명을 생략하거나 간략화한다.
먼저, 도 3을 참조하면, 기판(100) 상에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 예를 들어 CVD(Chemical Vapor Deposition)등의 방식으로 절연 물질을 증착하여 형성하거나 기판(100)을 열산화 시켜 형성할 수 있다.
게이트 절연막(110) 상에 폴리 실리콘 막(120), 오믹막(130), 배리어막(140), 금속막(150), 및 캡핑막(160)을 형성하고 패터닝하여 게이트 패턴(120, 130, 140, 150, 160)을 형성할 수 있다.
이어서, 도 4를 참조하면, 게이트 패턴(120, 130, 140, 150, 160)이 형성된 기판(100)을 제1 세정 처리한다. 제1 세정 처리는 예를 들어 HF 등을 이용하여 수행한다. 게이트 패턴(120, 130, 140, 150, 160) 형성을 위한 식각 공정에서 발생한 불량 산화물은 제1 세정 처리에 의해 제거된다.
이어서, 도 5를 참조하면, 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면, 게이트 패턴(120, 130, 140, 150, 160)의 상면, 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100) 상을 컨포말하게 덮는 질화막(210)을 형성한다. 본 명세서에서 "컨포말"하다는 용어는 두께가 균일하게 형성된 것을 의미한다. "컨포말"하다는 용어는 반도체 장치 전체에서 완전히 균일한 두께로 형성된 경우뿐만 아니라, 반도체 장치의 각 위치별 두께가 완전히 균일하지는 않더라도 외관상 균일한 것으로 상정할 수 있는 경우를 포함한다.
질화막(210)은 예를 들어, 저압 원자층 증착(LPALD: Low Pressure Atomic Layer Deposition)을 이용하여 형성할 수 있다. 후속 공정에서의 플라즈마 산화 공정 시간을 고려하여 질화막(210)은 30 ~ 100Å의 두께로 형성할 수 있다.
이어서, 도 5 및 도 6을 참조하면, 상기 질화막(210)을 이방성 산화시킨다. 본 명세서에서 "이방성 산화"란 산화물이 형성되는 방향에 따라 목적물이 산화되는 정도가 다른 것을 의미한다. 본 명세서에서는 "이방성"은 전기적 방향성을 의미하는 것으로 해석될 수 있다.
이방성 산화에 이용되는 플라즈마 가스는 산소 양이온을 함유한다. 플라즈마 가스는 산소 양이온, 및 아르곤 양이온 또는 헬륨 양이온을 함유할 수 있다. 즉, 플라즈마 가스는 산소 양이온과 아르곤 양이온의 조합, 산소 양이온과 헬륨 양이온의 조합, 또는 산소 양이온과 아르곤 양이온 및 헬륨 양이온의 조합으로 이루어질 수 있다. 산소 양이온은 질화막(210)을 산화시켜 산화막(311, 312)을 형성한다. 아르곤 또는 헬륨과 같은 불활성 가스는 산화력을 산화력을 향상시키는 역할을 한다.
본 실시예의 챔버 내의 산소 플라즈마는 이방성 산화를 고려하여 100 ~ 1000W, 온도는 실온 ~ 1000℃, 공정 압력은 10 ~ 100Pa, 유량은 10 ~ 1000sccm의 공정 조건을 가질 수 있다.
질화막(210)을 이방성 산화시키기 위하여 기판(100)을 챔버에 인입하고, 플라즈마에는 양전압을 인가하되 기판(100)에는 음전압을 인가한다.
기판(100) 표면에 수직인 방향이 수평인 방향에 비해 더 많이 산화되는 이방성 산화가 일어나도록, 챔버 내의 플라즈마의 전압과 기판(100)에 인가된 전압의 전위차는 150 ~ 400V일 수 있다.
기판(100)에 음전압이 인가되어 산소 양이온은 기판(100) 표면에 수직인 방향으로 이동하고, 수평인 방향으로 이동되는 양이 적어진다. 따라서 산화막 제1 부위(311)가 산화막 제2 부위(312)보다 더 많이 산화된다. 다시 말해, 산화막 제1 부위(311)의 두께(D1)는 산화막 제2 부위(312)의 두께(D2)보다 두껍게 형성된다. 구체적으로는 게이트 패턴(120, 130, 140, 150, 160)의 상면 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100) 상의 질화막(220)을 산화시켜 형성한 산화막 제1 부위(311)의 두께와, 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면 상의 질화막(220)을 산화시켜 형성한 산화막 제2 부위(312)의 두께비는 3:1 ~ 7:1일 수 일 수 있다. 본 실시예에서는 게이트 패턴(120, 130, 140, 150, 160)의 상면 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100) 상의 질화막(220)은 전부 산화시키고, 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면 상의 질화막(220)은 일부만 산화시킬 수 있다.
도 6 및 도 7을 참조하면, 상기 이방성 산화에 의해 형성된 상기 산화막(311, 312)을 제2 세정 처리하여 제거한다. 제2 세정 처리는 제1 세정 처리와 마찬가지로, 예를 들어 HF 등을 이용하여 수행할 수 있다. 제2 세정 처리에 의해 산 화막(311, 312)이 모두 제거되고, 금속막(150)을 포함하여 게이트 패턴(120, 130, 140, 150, 160)의 측벽의 표면 전체에 미산화된 질화막(220)이 노출되어 게이트 패턴(120, 130, 140, 150, 160)의 측벽에 남아있게 된다. 따라서, 후속 공정에서 게이트 패턴(120, 130, 140, 150, 160)을 재산화 시키더라도 금속막(150)은 질화막(220)에 의해 보호되며, 금속막(150)의 이상 산화가 방지된다.
도 1을 참조하면, 게이트 패턴(120, 130, 140, 150, 160)의 측벽 전 표면에 형성된 질화막(220), 게이트 패턴(120, 130, 140, 150, 160)의 상면 및 게이트 패턴(120, 130, 140, 150, 160)이 위치하지 않는 기판(100)을 컨포말하게 덮는 큐어링 산화막(320)을 더 형성한다.
본 발명의 제2 실시예에 따른 방법에 의하면, 큐어링 산화막(320)은 산소를 함유하되 수소를 함유하지 않는 플라즈마를 이용하여 형성한다. 즉, 큐어링 산화막(320)은 수소를 함유하지 않는 플라즈마를 이용함으로써 기판(100) 또는 게이트 절연막(110)에 손상을 주지 않는다.
본 발명의 제2 실시예에 따라 제조한 반도체 장치는 금속막 산화를 방지하기 위해 별도의 예비 스페이서를 형성할 필요가 없어 동일한 디자인 룰에서 게이트 패턴의 폭이 증가하므로 배선 저항이 작아진다. 또한, 폴리 실리콘 막 선택적 산화시 이용되는 수소 플라즈마에 의해 기판 또는 게이트 절연막이 손상되는 것을 방지할 수 있어, 소자의 전기적 특성 및 신뢰성이 향상된다.
한편, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법은 큐어링 산화막(320)을 열산화법에 의해 형성할 수 있다. 열산화법으로서 예를 들어 급속 열처 리(RTP: Rapid Thermal Process)법 및 가열로(Thermal Furnace)법이 이용될 수 있다.
이하, 도 8 내지 도 11을 참조하여, 본 발명의 제2 및 제3 실시예에 따라 제조한 반도체 장치의 소자 특성을 비교예에 의한 반도체 장치와 비교한다. 도 8은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치와 제1 비교예에 따라 제조된 반도체 장치에 인가된 전하량에 대한 게이트 절연막의 파괴 강도를 비교한 그래프이다. 도 9는 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다. 도 10은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴 및 비트 라인의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다. 도 11은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴의 측벽에 형성된 질화막 및 산화막의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다.
도 8은 참조하면, 본 발명의 제2 실시예 및 제3 실시예에 따른 방법에 의해 제조한 반도체 장치의 큐어링 산화막 및 게이트 절연막에 단위 면적당 전하량을 늘려가면서 게이트 절연막 및 큐어링 산화막의 손상 여부를 측정한 결과 인가되는 전하량이 0.01 ~ 0.3 C/cm2인 경우에도 게이트 절연막 및 큐어링 산화막이 파괴될 확률은 10%이하임을 확인할 수 있다. 이에 반해, 폴리 실리콘 막을 선택적으로 산화시킨 제1 비교예의 경우 0.02 C/cm2의 전하량이 게이트 절연막에 인가된 경우 이미 20%이상의 게이트 절연막 손상이 발생함을 확인할 수 있다. 따라서, 본 발명의 제2 및 제3 실시예에 따라 제조한 반도체 장치의 게이트 절연막 및 큐어링 산화막의 전류 특성이 비교예에 비해 향상됨을 확인할 수 있다.
도 9를 참조하면, 기판 번호 11 및 12로 나타낸 본 발명의 제2 및 제3 실시예에 따른 방법으로 제조한 게이트 패턴의 누설 전류는 폴리 실리콘 막을 금속막에 대하여 선택적으로 산화시킨 제2 비교예(기판 번호 10) 및 예비 스페이서를 이용하여 금속막의 이상 산화를 방지한 제1 비교예(기판 번호 1)와 동일 수준을 나타냄을 확인할 수 있다.
도 10을 참조하면, 기판 번호 11 및 12로 나타낸 본 발명의 제2 및 제3 실시예에 따른 방법으로 제조한 비트 라인 및 게이트 패턴의 누설 전류는 폴리 실리콘 막을 금속막에 대하여 선택적으로 산화시킨 제2 비교예(기판 번호 10) 및 예비 스페이서를 이용하여 금속막의 이상 산화를 방지한 제1 비교예(기판 번호 1)와 동일 수준을 나타냄을 확인할 수 있다.
도 11을 참조하면, 기판 번호 11 및 12로 나타낸 본 발명의 제2 및 제3 실시예에 따른 방법으로 제조한 게이트 패턴의 측벽의 질화막 및 큐어링 산화막 의 파괴 강도는 29V 이상임을 확인할 수 있다. 이에 반해 폴리 실리콘 막을 금속막에 대하여 선택적으로 산화시킨 제2 비교예(기판 번호 10) 및 예비 스페이서를 이용하여 금속막의 이상 산화를 방지한 제1 비교예(기판 번호 1 내지 9)의 경우는 모두 29V 이하로 상대적으로 낮은 측벽 산화막 파괴 강도를 나타내었다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2a는 본 발명의 비교예에 따른 반도체 장치의 단면을 나타낸 사진이다.
도 2b는 본 발명의 제1 실시예에 따른 반도체 장치의 단면을 나타낸 사진이다.
도 3 내지 도 7은 본 발명의 제2 및 제3 실시예에 따른 반도체 장치의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 8은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치와 제1 비교예에 따라 제조된 반도체 장치에 인가된 전하량에 대한 게이트 절연막의 파괴 강도를 비교한 그래프이다.
도 9는 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다.
도 10은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴 및 비트 라인의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다.
도 11은 본 발명의 제2 및 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 게이트 패턴의 측벽에 형성된 질화막 및 산화막의 누설 전류를 제1 및 제2 비교예에 따라 제조된 반도체 장치와 비교한 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 게이트 절연막
120: 폴리 실리콘 막 130: 오믹막
140: 배리어 막 150: 금속막
160: 캡핑막 210, 220: 질화막
311: 산화막 제1 부위 312: 산화막 제2 부위
320: 큐어링 산화막

Claims (20)

  1. 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽 전 표면, 상기 게이트 패턴의 상면, 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상을 컨포말하게 덮는 질화막을 형성하고,
    산소를 함유하되 수소를 함유하지 않는 플라즈마를 이용하여 상기 질화막을 이방성 산화시켜 산화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 이방성 산화에서 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 제1 부위의 두께가 상기 게이트 패턴의 측벽 전 표면 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 제2 부위의 두께보다 두꺼운 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 상기 제1 부위의 두께와, 상기 게이트 패턴의 측벽 전 표면 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 상기 제2 부위의 두께의 비는 3:1 ~ 7:1인 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 이방성 산화는 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막은 전부 산화시키고, 상기 게이트 패턴의 측벽 전 표면 상의 상기 질화막은 일부만 산화시키는 것인 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 이방성 산화는 상기 기판을 챔버에 인입하고,
    상기 플라즈마에는 양전압을 인가하되 상기 기판에는 음전압을 인가하여 수행하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 플라즈마에 인가된 전압과 상기 기판에 인가된 전압의 전위차는 150 ~ 400V인 반도체 장치의 제조 방법.
  7. 제 5항에 있어서,
    상기 이방성 산화는 산소 양이온, 및 아르곤 양이온 또는 헬륨 양이온을 함유하는 플라즈마를 이용하여 수행하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 이방성 산화 이후에 상기 산화막을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 게이트 패턴의 측벽 전 표면에 형성된 질화막, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판을 컨포말하게 덮는 큐어링 산화막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 큐어링 산화막은 산소를 함유하되 수소를 함유하지 않는 플라즈마를 이용하여 형성하는 반도체 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 큐어링 산화막은 열산화를 이용하여 형성하는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 게이트 패턴을 형성하는 것은 상기 금속막 상에 질화물로 이루어진 캡핑막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  13. 제 1항에 있어서,
    상기 게이트 패턴을 형성하는 것은 상기 폴리 실리콘 막을 형성하고 상기 금속막을 형성하기 전에 오믹막 및 배리어 막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  14. 기판 상에 형성된 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽 전 표면, 상기 게이트 패턴의 상면, 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상을 컨포말하게 덮는 질화막을 형성하고,
    상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막은 전부 산화되고 상기 게이트 패턴의 측벽 전 표면을 덮는 상기 질화막은 일부 잔류하도록 상기 질화막을 이방성 산화시켜 산화막을 형성하고,
    상기 게이트 패턴의 측벽 전 표면을 덮는 상기 질화막이 노출되도록 상기 산화막을 제거하는 것을 포함하되,
    상기 이방성 산화는 상기 기판을 챔버에 인입하고, 상기 플라즈마에는 양전압을 인가하되 상기 기판에는 음전압을 인가하여 수행하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 이방성 산화에서 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 상기 제1 부위의 두께와, 상기 게이트 패턴의 측벽 전 표면 상의 상기 질화막을 산화시켜 형성한 상기 산화막의 상기 제2 부위의 두께의 비는 3:1 ~ 7:1인 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 게이트 패턴의 측벽 전 표면에 형성된 질화막, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판을 컨포말하게 덮는 큐어링 산화막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 플라즈마에 인가된 전압과 상기 기판에 인가된 전압의 전위차는 150 ~ 400V인 반도체 장치의 제조 방법.
  18. 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 폴리 실리콘 막 및 금속막을 포함하는 게이트 패턴;
    상기 게이트 패턴의 측벽 전 표면을 컨포말하게 덮되, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판 상은 덮지 않도록 형성된 질화막; 및
    상기 게이트 패턴의 측벽 전 표면에 형성된 질화막, 상기 게이트 패턴의 상면 및 상기 게이트 패턴이 위치하지 않는 상기 기판을 컨포말하게 덮는 큐어링 산화막을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 게이트 패턴의 측벽에 형성된 상기 질화막 및 상기 큐어링 산화막의 파괴 전압은 29V 이상인 반도체 장치.
  20. 제 18항에 있어서,
    상기 게이트 패턴은 상기 금속막 상에 질화물로 이루어진 캡핑막, 및 상기 폴리 실리콘 막과 금속막 사이에 형성된 오믹막 및 배리어 막을 더 포함하는 반도체 장치.
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