KR100438674B1 - 선택 산화법을 이용한 금속 게이트전극 구조의 반도체소자 제조 방법 - Google Patents

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Abstract

본 발명은 수소분위기의 선택 산화 공정에 따른 SILC 또는 HCI 특성 저하를 억제하는데 적합한 금속게이트전극 구조의 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막, 확산방지막 및 금속막의 순서로 적층된 적층막을 형성하는 단계, 상기 적층막을 식각하여 금속 게이트전극을 형성하는 단계, 상기 금속 게이트전극의 에지부분의 게이트산화막의 두께를 증가시키기 위해 적어도 중수소 또는 삼중수소를 함유한 분위기에서 선택 산화를 수행하는 단계, 및 상기 금속 게이트전극 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계를 포함한다.

Description

선택 산화법을 이용한 금속 게이트전극 구조의 반도체 소자 제조 방법{Method for semiconductor device with metal-gate electrode using selective oxidation}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막과 금속막의 적층구조를 사용하고 있다.
그러나, 폴리실리콘막과 금속막의 적층구조는 후속 높은 열공정 또는 산화 공정에서 급격한 부피 팽창, 표면 저항의 증가 등의 문제가 발생한다. 특히, 일정한 산화분위기에서 금속막이 산화되어 리프팅(lifting) 등이 발생하는 것이 공정상 가장 큰 문제점으로 나타나고 있는데, 이를 극복하기 위해 개발된 공정이 선택 산화(Selective oxidation) 공정이다.
선택 산화 공정은, 수소 부화(H2rich)의 산화 분위기에서 금속막은 산화시키지 않고, 폴리실리콘막 및 실리콘기판만을 산화시키는 공정이다.
도 1은 종래기술에 따른 선택 산화를 이용한 반도체 소자의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11)상에 게이트산화막(12)이 형성되고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐질화막(14) 및 텅스텐막(15)의 순서로 적층된 게이트전극이 형성된다.
선택 산화 공정을 실시하는 경우, 폴리실리콘막(13)의 양측벽에 실리콘산화물(16)을 형성되며 아울러 반도체 기판(11)상에도 추가로 게이트산화막(17)이 형성된다.
그러나, 선택 산화 공정은 텅스텐질화막과 텅스텐막의 적층구조(W/WN)로 이루어진 금속 게이트전극에만 적용가능하다는 제약이 있으며, 또한 수소 부화 분위기와 매우 높은 온도(700℃)에서만 가능하기 때문에 SILC(Stress Induced Leakage Current) 특성 열화, 전하 트랩핑(Charge trapping) 유발, HCI(Hot carrier immunity) 퇴화(degradation) 등 MOSFET 소자의 특성에 악영향을 미친다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 수소분위기의 선택 산화 공정에 따른 SILC 또는 HCI 특성 저하를 억제하는데 적합한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 선택 산화 공정을 적용할 수 있는 금속막의 적용 범위를 확대할 수 있는 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 선택 산화를 이용한 반도체 소자의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2b는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3b는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4b는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 확산방지막
25 : 금속전극막 26 : 하드마스크
27 : 실리콘산화막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막, 확산방지막 및 금속막의 순서로 적층된 적층막을 형성하는 단계, 상기 적층막을 식각하여 금속 게이트전극을 형성하는 단계, 상기 금속 게이트전극의 에지부분의 게이트산화막의 두께를 증가시키기 위해 적어도 중수소를 함유한 분위기에서 선택 산화를 수행하는 단계, 및 상기 금속 게이트전극 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하며, 상기 선택 산화를 수행하는 단계는 산소/중수소, 산화중수소/중수소, H2O/중수소 또는 중수소/수소의 혼합분위기에서 700℃∼1100℃의 기판온도로 이루어짐을 특징으로 한다.
또한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막, 확산방지막 및 금속막의 순서로 적층된 적층막을 형성하는 단계, 상기 적층막을 식각하여 금속 게이트전극을 형성하는 단계, 상기 금속 게이트전극의 에지부분의 게이트산화막의 두께를 증가시키기 위해 적어도 삼중수소를 함유한 분위기에서 선택 산화를 수행하는 단계, 및 상기 금속 게이트전극 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하고, 상기 선택 산화를 수행하는 단계는 산소/삼중수소, 산화삼중수소/삼중수소, H2O/삼중수소 또는 삼중수소/수소의 혼합분위기에서 700℃∼1100℃의 기판온도로 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2b는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다.
여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한 것이고, 도우프드 폴리실리콘막을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로 확산하는 것을 방지하기 위한 확산방지막(difusion barrier)으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1100Å이다
여기서, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3) 또는 몰리브덴질화막(MoNx; x=0.03∼3)을 이용한다.
예컨대, 확산방지막(24)으로 텅스텐질화막을 이용하는 경우, 금속전극막(25)으로는 텅스텐막 또는 텅스텐질화막을 이용한다. 그리고, 확산방지막(24)으로 몰리브덴질화막을 이용하는 경우, 금속전극막(25)으로는 몰리브덴 또는 몰리브덴질화막을 이용한다.
확산방지막(24)의 다른 예로서, 텅스텐질화막 또는 몰리브덴질화막을 이용하는 대신에 질소(N2) 또는 암모니아(NH3) 플라즈마를 사용하여 매우 얇은 실리콘질화막(Silicon nitride)을 폴리실리콘막(23)상에 형성시킨 후에 금속전극막(25)을 바로 증착할 수도 있다.
그리고, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용한다.
한편, 게이트전극물질로 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 구조를 갖는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트 패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 2b에 도시된 바와 같이, 손상된 게이트산화막(22)의 일부(22a)를 회복시키면서 게이트전극 에지부분의 게이트산화막(22) 두께를 증가시키는 재산화 공정을 수행하되, 금속물질인 금속전극막(25)과 확산방지막(24)의 산화를 방지하면서 폴리실리콘막(23)만을 산화시키는 선택 산화 공정을 수행한다.
선택 산화 공정은, 산소(O2)와 중수소(D2)의 혼합분위기 또는 산화중수소(Deuterium oxide; D2O)와 중수소(D2)의 혼합분위기에서 700℃∼1100℃의 기판온도로 수행한다.
여기서, 중수소(D2)는 수소의 동위원소중에서 질량수가 2이고 원자량이 2.01409인 듀테륨(Deuterium)을 일컫는 것이고, 일반적으로 사용되는 수소(H2)는 수소의 동위원소중에서 질량수가 1이고 원자량이 1.007인 프로튬(protium)이다.
혼합분위기의 비율을 살펴보면, 산소/중수소(O2/D2)의 비율은 0.01∼0.2이고, 산화중수소/중수소(D2O/D2)의 비율은 0.01∼0.5이다.
결국, 본 발명의 제1 실시예에서는 수소(H2)에 비해 질량 및 결합력이 큰 중수소(D2) 분위기에서 선택 산화를 실시하므로써 게이트산화막(22) 내부 또는 상하부의 트랩사이트(trap site)를 수소(H2)에 비해 질량이 2배 무거운 중수소로 치환할수 있어 후속 열공정 또는 스트레스에 영향을 덜 받는다.
전술한 선택 산화 공정후, 반도체 기판(21)상의 손상된 게이트산화막(22a)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 아울러 개질된 게이트산화막(22b)은 게이트전극 에지부분에서 폴리실리콘막(23) 아래의 게이트산화막(22)에 비해 그 두께가 두껍다. 또한, 선택 산화 공정후 폴리실리콘막(23)의 측면이 산화되어 실리콘산화막(27)이 형성된다.
후속 공정으로, 도면에 도시되지 않았지만, 이온주입을 통해 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역을 형성한다.
도 3a 내지 도 3b는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도로서, 도 2a 내지 도 2b의 구조와 동일하므로 각 부분의 도면부호를 그대로 이용한다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다.
여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한 것이고, 도우프드 폴리실리콘막을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로 확산하는 것을 방지하기 위한 확산방지막(difusion barrier)으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1100Å이다
여기서, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3) 또는 몰리브덴질화막(MoNx; x=0.03∼3)을 이용한다.
예컨대, 확산방지막(24)으로 텅스텐질화막을 이용하는 경우, 금속전극막(25)으로는 텅스텐막 또는 텅스텐질화막을 이용한다. 그리고, 확산방지막(24)으로 몰리브덴질화막을 이용하는 경우, 금속전극막(25)으로는 몰리브덴 또는 몰리브덴질화막을 이용한다.
확산방지막(24)의 다른 예로서, 텅스텐질화막 또는 몰리브덴질화막을 이용하는 대신에 질소(N2) 또는 암모니아(NH3) 플라즈마를 사용하여 매우 얇은 실리콘질화막(Silicon nitride)을 폴리실리콘막(23)상에 형성시킨 후에 금속전극막(25)을 바로 증착할 수도 있다.
그리고, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용한다.
한편, 게이트전극물질로 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 구조를 갖는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트 패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 3b에 도시된 바와 같이, 손상된 게이트산화막(22)의 일부(22a)를 회복시키면서 게이트전극 에지부분의 게이트산화막(22) 두께를 증가시키는 재산화 공정을 수행하되, 금속물질인 금속전극막(25)과 확산방지막(24)의 산화를 방지하면서 폴리실리콘막(23)만을 산화시키는 선택 산화 공정을 수행한다.
선택 산화 공정은, H2O와 중수소(D2)의 혼합분위기 또는 산화중수소(Deuterium oxide; D2O)와 수소(H2)의 혼합분위기에서 700℃∼1100℃의 기판온도로 수행한다.
여기서, 중수소(D2)는 수소의 동위원소중에서 질량수가 2이고 원자량이 2.01409인 듀테륨이고, 수소(H2)는 수소의 동위원소중에서 질량수가 1이고 원자량이 1.007인 프로튬이다.
혼합분위기의 비율을 살펴보면, H20/중수소(H2O/D2)의 비율은 0.01∼0.5이고, 산화중수소/수소(D2O/H2)의 비율은 0.01∼0.5이다.
결국, 본 발명의 제2 실시예에서는 수소(H2)를 포함하되 수소(H2)에 비해 질량 및 결합력이 큰 중수소(D2)를 더 포함한 혼합 분위기에서 선택 산화를 실시하므로써 게이트산화막(22) 내부 또는 상하부의 트랩사이트(trap site)를 수소(H2)에 앞서 질량이 2배 무거운 중수소로 치환할 수 있어 후속 열공정 또는 스트레스에 영향을 덜 받는다.
전술한 선택 산화 공정후, 반도체 기판(21)상의 손상된 게이트산화막(22a)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 아울러 개질된 게이트산화막(22b)은 게이트전극 에지부분에서 폴리실리콘막(23) 아래의 게이트산화막(22)에 비해 그 두께가 두껍다. 또한, 선택 산화 공정후 폴리실리콘막(23)의 측면이 산화되어 실리콘산화막(27)이 형성된다.
후속 공정으로, 도면에 도시되지 않았지만, 이온주입을 통해 LDD 구조의 소스/드레인 영역을 형성한다.
도 4a 내지 도 4b는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도로서, 도 2a 내지 도 2b의 구조와 동일하므로 각 부분의 도면부호를 그대로 이용한다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다.
여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한 것이고, 도우프드 폴리실리콘막을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로 확산하는 것을 방지하기 위한 확산방지막(difusion barrier)으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1100Å이다
여기서, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3) 또는 몰리브덴질화막(MoNx; x=0.03∼3)을 이용한다.
예컨대, 확산방지막(24)으로 텅스텐질화막을 이용하는 경우, 금속전극막(25)으로는 텅스텐막 또는 텅스텐질화막을 이용한다. 그리고, 확산방지막(24)으로 몰리브덴질화막을 이용하는 경우, 금속전극막(25)으로는 몰리브덴 또는 몰리브덴질화막을 이용한다.
확산방지막(24)의 다른 예로서, 텅스텐질화막 또는 몰리브덴질화막을 이용하는 대신에 질소(N2) 또는 암모니아(NH3) 플라즈마를 사용하여 매우 얇은 실리콘질화막(Silicon nitride)을 폴리실리콘막(23)상에 형성시킨 후에 금속전극막(25)을 바로 증착할 수도 있다.
그리고, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용한다.
한편, 게이트전극물질로 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 구조를 갖는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트 패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 4b에 도시된 바와 같이, 손상된 게이트산화막(22)의 일부(22a)를 회복시키면서 게이트전극 에지부분의 게이트산화막(22) 두께를 증가시키는 재산화 공정을 수행하되, 금속물질인 금속전극막(25)과 확산방지막(24)의 산화를 방지하면서 폴리실리콘막(23)만을 산화시키는 선택 산화 공정을 수행한다.
선택 산화 공정은, 산소(O2)와 삼중수소(T2)의 혼합분위기 또는 산화삼중수소(Tritium oxide; T2O)와 삼중수소(T2)의 혼합분위기에서 700℃∼1100℃의 기판온도로 수행한다.
여기서, 삼중수소(T2)는 수소의 동위원소중에서 질량수가 3이고 원자량이 3.1602인 트리튬(Tritium)을 일컫는 것으로서, 중수소(D2) 및 수소(H2)에 비해 원자량이 크다.
혼합분위기의 비율을 살펴보면, 산소/삼중수소(O2/T2)의 비율은 0.01∼0.2이고, 산화삼중수소/삼중수소(T2O/T2)의 비율은 0.01∼0.5이다.
결국, 본 발명의 제3 실시예에서는 수소(H2) 및 중수소(D2)에 비해 질량 및 결합력이 큰 삼중수소(T2) 분위기에서 선택 산화를 실시하므로써 게이트산화막(22) 내부 또는 상하부의 트랩사이트(trap site)를 수소(H2)나 중수소(D2)에 비해 질량이 각각 2배 또는 0.5배 무거운 삼중수소(T2)로 치환할 수 있어 후속 열공정 또는 스트레스에 영향을 덜 받는다.
전술한 선택 산화 공정후, 반도체 기판(21)상의 손상된 게이트산화막(22a)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 아울러 개질된 게이트산화막(22b)은 게이트전극 에지부분에서 폴리실리콘막(23) 아래의 게이트산화막(22)에 비해 그 두께가 두껍다. 또한, 선택 산화 공정후 폴리실리콘막(23)의 측면이 산화되어 실리콘산화막(27)이 형성된다.
후속 공정으로, 도면에 도시되지 않았지만, 이온주입을 통해 LDD 구조의 소스/드레인 영역을 형성한다.
도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도로서, 도 2a 내지 도 2b의 구조와 동일하므로 각 부분의 도면부호를 그대로 이용한다.
도 5a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다.
여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한 것이고, 도우프드 폴리실리콘막을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로확산하는 것을 방지하기 위한 확산방지막(difusion barrier)으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1100Å이다
여기서, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3) 또는 몰리브덴질화막(MoNx; x=0.03∼3)을 이용한다.
예컨대, 확산방지막(24)으로 텅스텐질화막을 이용하는 경우, 금속전극막(25)으로는 텅스텐막 또는 텅스텐질화막을 이용한다. 그리고, 확산방지막(24)으로 몰리브덴질화막을 이용하는 경우, 금속전극막(25)으로는 몰리브덴 또는 몰리브덴질화막을 이용한다.
확산방지막(24)의 다른 예로서, 텅스텐질화막 또는 몰리브덴질화막을 이용하는 대신에 질소(N2) 또는 암모니아(NH3) 플라즈마를 사용하여 매우 얇은 실리콘질화막(Silicon nitride)을 폴리실리콘막(23)상에 형성시킨 후에 금속전극막(25)을 바로 증착할 수도 있다.
그리고, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용한다.
한편, 게이트전극물질로 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 구조를 갖는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트 패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 5b에 도시된 바와 같이, 손상된 게이트산화막(22)의 일부(22a)를 회복시키면서 게이트전극 에지부분의 게이트산화막(22) 두께를 증가시키는 재산화 공정을 수행하되, 금속물질인 금속전극막(25)과 확산방지막(24)의 산화를 방지하면서 폴리실리콘막(23)만을 산화시키는 선택 산화 공정을 수행한다.
선택 산화 공정은, H2O와 삼중수소(T2)의 혼합분위기 또는 산화삼중수소(Tritium oxide; T2O)와 수소(H2)의 혼합분위기에서 700℃∼1100℃의 기판온도로 수행한다.
여기서, 삼중수소(T2)는 수소의 동위원소중에서 질량수가 3이고 원자량이 3.1602인 트리튬이고, 중수소(D2) 및 수소(H2)에 비해 원자량이 크다.
혼합분위기의 비율을 살펴보면, H20/삼중수소(H2O/T2)의 비율은 0.01∼0.5이고, 산화삼중수소/수소(T2O/H2)의 비율은 0.01∼0.5이다.
결국, 본 발명의 제4 실시예에서는 수소(H2)를 포함하되 수소(H2)에 비해 질량 및 결합력이 큰 삼중수소(T2)를 더 포함한 혼합 분위기에서 선택 산화를 실시하므로써 게이트산화막(22) 내부 또는 상하부의 트랩사이트(trap site)를 수소(H2)나중수소(D2)에 앞서 질량이 2배 또는 0.5배 무거운 삼중수소(T2)로 치환할 수 있어 후속 열공정 또는 스트레스에 영향을 덜 받는다.
전술한 선택 산화 공정후, 반도체 기판(21)상의 손상된 게이트산화막(22a)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 아울러 개질된 게이트산화막(22b)은 게이트전극 에지부분에서 폴리실리콘막(23) 아래의 게이트산화막(22)에 비해 그 두께가 두껍다. 또한, 선택 산화 공정후 폴리실리콘막(23)의 측면이 산화되어 실리콘산화막(27)이 형성된다.
후속 공정으로, 도면에 도시되지 않았지만, 이온주입을 통해 LDD 구조의 소스/드레인 영역을 형성한다.
전술한 제1 내지 제4 실시예에서는 확산방지막(24)으로 텅스텐질화막 또는 몰리브덴질화막을 이용하였으나, 탄탈륨실리콘질화막(TaSixNy; x=0.03∼3, y=0.03∼3) 또는 티타늄알루미늄질화막(TiAlxNy; x=0.03∼3, y=0.03∼3)을 이용할 수 있다.
예컨대, 탄탈륨실리콘질화막을 확산방지막(24)으로 이용하는 경우, 금속전극막(25)으로는 탄탈륨(Ta) 또는 탄탈륨질화막(TaN)을 이용한다. 그리고, 확산방지막(24)으로 티타늄알루미늄질화막을 이용하는 경우에는 금속전극막(25)으로 티타늄(Ti) 또는 티타늄질화막(TiN)을 이용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 폴리실리콘막과 금속전극막의 금속게이트전극의 선택 산화시 중수소 또는 삼중수소 분위기를 이용하므로써 SILC 또는 HCI 특성의 열화를 피할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 텅스텐막외의 금속막을 금속 게이트전극으로 적용할 수 있으므로 선택 산화 공정이 가능한 금속 게이트전극의 적용 범위를 넓힐 수 있는 효과가 있다.

Claims (12)

  1. 반도체 기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 폴리실리콘막, 확산방지막 및 금속막의 순서로 적층된 적층막을 형성하는 단계;
    상기 적층막을 식각하여 금속 게이트전극을 형성하는 단계;
    상기 금속 게이트전극의 에지부분의 게이트산화막의 두께를 증가시키기 위해 적어도 중수소를 함유한 분위기에서 선택 산화를 수행하는 단계; 및
    상기 금속 게이트전극 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 선택 산화를 수행하는 단계는,
    산소/중수소, 산화중수소/중수소, H2O/중수소 또는 중수소/수소의 혼합분위기에서 700℃∼1100℃의 기판온도로 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 산소/중수소의 비율은 0.01∼0.2인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 산화중수소/중수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2 항에 있어서,
    상기 H2O/중수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2 항에 있어서,
    상기 중수소/수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 반도체 기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 폴리실리콘막, 확산방지막 및 금속막의 순서로 적층된 적층막을 형성하는 단계;
    상기 적층막을 식각하여 금속 게이트전극을 형성하는 단계;
    상기 금속 게이트전극의 에지부분의 게이트산화막의 두께를 증가시키기 위해 적어도 삼중수소를 함유한 분위기에서 선택 산화를 수행하는 단계; 및
    상기 금속 게이트전극 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 선택 산화를 수행하는 단계는,
    산소/삼중수소, 산화삼중수소/삼중수소, H2O/삼중수소 또는 삼중수소/수소의 혼합분위기에서 700℃∼1100℃의 기판온도로 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 산소/삼중수소의 비율은 0.01∼0.2인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8 항에 있어서,
    상기 산화삼중수소/삼중수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 H2O/삼중수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 삼중수소/수소의 비율은 0.01∼0.5인 것을 특징으로 하는 반도체 소자의 제조 방법.
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