KR19990013424A - 반도체 디바이스용 중수소 함유 막 형성 방법, 금속 산화막 반도체전계 효과 트랜지스터 디바이스 제조 방법과 반도체 디바이스형성 방법 - Google Patents

반도체 디바이스용 중수소 함유 막 형성 방법, 금속 산화막 반도체전계 효과 트랜지스터 디바이스 제조 방법과 반도체 디바이스형성 방법 Download PDF

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Abstract

막을 형성하는 동안 듀테륨화 종을 포함하는 소스 물질이 제공되는 반도체 디바이스용 막 형성 방법이 제공된다.

Description

반도체 디바이스용 중수소 함유 막 형성 방법, 금속 산화막 반도체전계 효과 트랜지스터 디바이스 제조 방법과 반도체 디바이스형성 방법
본 발명은 전반적으로 반도체 디바이스 제조 분야에 관한 것으로서 특히, 반도체 디바이스 프로세싱에서 듀테륨화 물질(deuterated materials)의 사용에 관한 것이다.
VLSI 집적 회로에서 이용된 금속 산화물 반도체(MOS) 트랜지스터와 같은 전자 디바이스는 이러한 디바이스가 소형화(스케일)될 수 있는 정도를 제한하는 다수의 마모 메커니즘(wear out mechanism)을 경험한다. 이러한 메커니즘 가운데 하나가 소위, 열(hot)(활동적(energetic)) 전자 효과이다.
예를 들면, 실리콘 기판 위에 형성된 게이트 산화물과 같은 열 산화 실리콘에서, 디바이스 작용에 의해 실리콘 기판상에 발생된 전자(또는 호울(hole))는 실리콘에서 이탈하여, 인접 실리콘 산화물로 주입되어 트랩될 수 있다. MOSFET 디바이스의 소스와 드레인 확산 구조의 이용 조건과 세부 사항에 따라, 실리콘 기판에서 발생되어 게이트 산화물로 주입되는 전자가 더 많거나 적을 수 있고, 그 에너지도 더 크거나 작을 수 있을 것이다.
VLSI 디바이스 디자인의 경향은 전계(수직 및 수평 모두)를 증가시키는 쪽으로 가고 있는데, 이는 열전자 효과를 더욱 악화시킨다. 무엇보다도, 열전자 효과로 인하여 MOSFET 디바이스의 트랜스 컨덕턴스가 감소할 뿐만 아니라, 임계 전압이 장시간에 걸쳐 느리게 변동한다. 열전자 효과는 또한, 에미터-베이스 접합이 애벌란쉬 항복(avalanche breakdown)되기 쉬운 바이폴라 트랜지스터의 저레벨 전류 이득에서 기존의 열화 현상을 일으킬 수 있다.
열전자가 실리콘/실리콘 산화물 계면에 대해 어떻게 손상을 일으키는가에 대해 인정된 이론은, 열전자가 실리콘 표면에 있는 Si-H 결합의 일부를 파괴함으로써 실리콘/실리콘 산화물 계면으로부터 수소의 이탈을 촉진하므로, 계면 트랩(trap) 밀도가 증가하고 디바이스 성능이 저하된다는 것이다. 수소는 수소 환경에서 저온으로 행해지는 웨이퍼의 금속화 공정 이후의 어닐링(postmetallization anneals)과 같은 반도체 공정의 결과로서 디바이스에 들어온 후 계면에 존재하며, 이러한 어닐링은 실리콘/실리콘 산화물 계면에서 결정 결함을 패시베이션(passivation)함으로써 디바이스 기능을 향상시킨다. 패시베이션이라는 용어는 수소가 실리콘/실리콘 산화물 계면에서 댕글링 결합(dangling bonds)을 채운다는 것을 의미한다. 그러나, 이러한 어닐링 공정 동안 실리콘/실리콘 산화물 계면에서 형성된 Si-H 패시베이션 결합은 열전자 여기(hot electron excitation)에 의해 해리(dissociation)되기 쉽다.
최근에 알려진 바에 의하면, 열전자 효과는 실리콘/실리콘 이산화물 계면에서 계면 트랩의 패시베이션에서 이용된 수소를 듀테륨(deuterium)(D)으로 교체함으로써 완화될 수 있다고 한다. (J.W. Lyding et al.,Appl. Phys. Lett.68 (18), 29 April 1996, pp. 2526-2528; and I.C. Kizilyalli et. al.,IEEE Electron Device Letters, vol. 18, No. 3, March 1997, pp. 81-83.) 수소 원소는 알려져 있는 3개의 동위 원소―즉, 보통 수소 즉, 프로튬(protium) 1 1H , 중수소 즉, 듀테륨 1 2H , 트리튬(tritium) 1 3H ―를 구비한다. 리딩 등과 키지리알리 등은 400℃의 온도에서 듀테륨화 형성 기체 (D2/N2)내에서 행해지는 금속 공정후 어닐링 공정 동안 실리콘/실리콘 이산화물 계면에 듀테륨 동위 원소가 축적된다고 개시하고 있다. 결국, 실리콘/실리콘 이산화물 계면에 형성된 실리콘-듀테륨 (Si-D) 결합은 Si-H 결합보다 열전자 여기 스트레스에 의한 해리에 더 강하다는 것을 알게 되었다.
그러나, 어닐링 공정에 의한 패시베이션 동안 실리콘/실리콘 이산화물 계면에 혼입된 듀테륨이, 가령 약 400℃의 비교적 적절한 온도만이 수반되는 반도체 디바이스에 대한 추가적인 처리 과정에서 초래된 후속 열 사이클링의 결과로서, 계면으로부터 이탈하여 드리프트하는 경향이 있는 것으로 본 연구자는 결론지었다. 특히, 실리콘/실리콘 이산화물 계면에 혼입된 듀테륨이, 의도적으로 또는 가령 막 침착과 같은 다른 공정의 부수적인 효과로서 웨이퍼를 효과적으로 어닐링하는 것과 같은 종류의 후속 처리 과정 동안, 계면으로부터 이탈하여 이동할 수 있고 이동하는 것으로 본 연구자는 SIMS(secondry-ion-mass spectroscopy) 데이터를 이용하여 확인하였다. 따라서, 종래 기술의 듀테륨 어닐링에 의해 부여된 어떠한 잠재적 성능 향상도 본 연구자가 결론지은 것에 기초해 볼 때 본질적으로 사라져 버리는 것이었다. 본 출원의 경우, 용어 어닐링과 그의 변형된 용어는 반도체 웨이퍼를 적어도 하나의 열적 사이클 동안 가열하고 그후 냉각시킴을 의미한다.
따라서, 실리콘/실리콘 이산화물 계면 파열을 유발시키는 경향이 있는 수소 함유 반응물과 환경을 수반하는 반도체 프로세싱에 관한 문제점들이 종래 기술에서 해결되지 않은채로 남게 되었다.
본 발명의 목적은 반도체 디바이스의 실리콘/실리콘 이산화물 계면에 듀테륨을 혼입하기 위한 독특한 접근법을 제공하는 것이다.
본 발명의 또다른 목적은 일단 반도체 디바이스내에 형성된 듀테륨화 물질의 듀테륨화 상태를 보호하고 유지하여 듀테륨화 물질이 디바이스에 대한 임의의 후속 열 사이클링에 대해서도 더 잘 견디고 잔존할 수 있게 하는 기술을 제공하는 것이다.
본 발명의 하나의 구체적 목적은 금속 공정후 어닐링 공정에 의해 형성된, 이전에 듀테륨화된 실리콘/실리콘 이산화물 계면의 듀테륨화 상태를 보호하고 유지하여 듀테륨화 물질이 디바이스에 대한 후속 열 사이클링을 견딜 수 있게 하는 기술을 제공하는 것이다.
본 발명의 또다른 목적은 만약 존재할 경우, FET 디바이스에서 게이트 산화물 근방에 있는 여러 반도체 특징(features)내로 유입된 수소 함유를 교체함으로써, 수소가 이러한 다른 디바이스 엘리먼트로부터 실리콘/실리콘 산화물 계면으로 이동하여 열전자 효과로 인한 손상을 악화시킬 수 있는 기회를 회피하는데 있다.
본 발명의 상기 목적 및 다른 목적은 본 발명에 의해 달성된다.
본 발명의 일실시예에서, 반도체 제조에서 이용된 막 형성용 반응물의 함유 수소를 듀테륨으로 교체하여, 막을 형성하는 동안 인시튜 듀테륨화 막 물질을 생성한다. 일구현예에서, 게이트 산화물은 듀테륨 기반의 화학 종(deuterium-based chemical species)을 이용한 발열 습식 산화(pyrogenic wet oxidation)라는 독특한 기술에 의해 형성된다. 게다가, 그렇지 않으면 수소 기반 반응물로 형성되었을 게이트 산화물 외에도, 게이트, 게이트 측벽 스페이서, 질화 장벽 막 등과 같은 반도체 디바이스의 다른 막 엘리먼트도 또한 수소 대신 듀테륨으로 교체된다. 결론적으로, 실리콘/실리콘 이산화물 계면을 패시베이션하는 듀테륨을 대체하는데 이용할 수 있는 수소의 공급원(source)은 없으며, 디바이스 자체내에 대규모의 듀테륨 저장소를 이용할 수 있게 하여, 후속 처리 기간동안 패시베이션용 듀테륨이 열로 디트랩될(detrapped) 경우 필요에 따라 듀테륨을 실리콘/실리콘 이산화물 계면에 공급한다.
본 발명의 다른 실시예에서, 듀테륨 어닐링이 실리콘/실리콘 이산화물 계면에 미치는 유익한 효과를 효과적으로 봉인(sealed in)하여 추가적인 처리로부터 이를 보호하는 반도체 디바이스에 대한 개선된 금속 공정후 어닐링 공정이 제공된다. 본 실시예에서, 먼저 듀테륨 어닐링을 수행하여, 이제까지 기존의 프로세싱에 의해 형성된 트랜지스터 디바이스의 실리콘/실리콘 이산화물 계면에 듀테륨을 결합시키고, 그 다음에 고 농도 듀테륨 저장소층을 형성함으로써 이 다바이스를 봉인한다(sealed). 이후의 선택적 단계에서, 질소와 실란으로 이루어진 분사식 기상 침착 질화물(jet vaper deposited nitride) 또는 저 수소 질화물과 같은 확산 장벽 막이 고 농도 듀테륨 저장소층 위에 형성된다. 저 수소 밀도를 갖는 듀테륨 질화물 장벽 층은 듀테륨의 유익한 효과를 봉인하는데 도움이 되며, 듀테륨을 수소와 교체하지 않고서 반도체 디바이스의 BEOL(back-end-of-line) 프로세싱에서, 수소하의 추가적인 열적 어닐링 및 프로세싱이 발생할 수 있게 한다.
본 발명의 또다른 개선예에서, 저온 처리 즉, 400℃ 또는 그 이하의 온도에서의 프로세싱을 듀테륨 프로세싱 후에 사용하여 실리콘/실리콘 이산화물 계면에서의 듀테륨의 보존을 돕는다. 이러한 방식으로 열적 장애를 피함으로써 수소를 듀테륨으로 교체하는 발생률을 줄인다.
본 발명에서는, 웨이퍼에 대한 어닐링을 초래하는 공정에서 이용된 물질에 듀테륨화 소스를 제공하여, 어닐링된 디바이스로부터 듀테륨이 더 적게 손실되게 하고 또한 막내의 어떠한 수소 저장소도 듀테륨이 대신 차지하도록 보장함으로써, 반도체 디바이스에 대한 전체적인 처리 환경이 보다 강인해진다.
수소 함유 반응물과 환경을 수반하는 기존의 반도체 프로세싱이 실리콘/실리콘 이산화물 계면 파열을 유발하는 경향이 있는 반면, 본 발명은 그 대신 이러한 계면을 안정화시킨다. 즉, 본 발명에 따라 만들어진 듀테륨화 디바이스 막은 열전자 효과로 인한 실리콘/실리콘 산화물 계면에서의 열화를 보다 더 방지한다. 이에 의하면, 반도체 디바이스의 수명 동안 고 디바이스 성능의 보유력이 개선되며, 열전자 효과의 손상 문제를 경험하지 않고서 반도체 디바이스가 더 높은 전류를 가지고서 더 높은 속도로 작동할 수 있다. 즉, 더 많은 전류가 본 발명에 따른 듀테륨화 막을 포함하는 디바이스를 통하여 흐를 수 있거나 또는, 이와 달리 동일한 전류하에 입게되는 실리콘/실리콘 산화물 계면 손상은 보다 적게 된다. 또한, 열전자 효과에 의해 요구되는 보호 주파수대 또는 여유를 감소시킴으로써, 보다 고속의 소팅(sorting)에 의해 제조 비용이 상당히 감소될 수 있다.
도 1은 본 발명에 따라 MOSFET 디바이스에 혼입된(incorporated) 여러 듀테륨화 막(deuterated films)을 구비하는 MOSFET 디바이스에 대한 단면도.
도 2는 본 발명의 또다른 실시예에 따라 MOSFET 디바이스에 혼입된 여러 듀테륨화 막을 구비하는 MOSFET 디바이스에 대한 단면도.
도 3은 본 발명의 또다른 실시예에 따라 MOSFET 디바이스에 혼입된 여러 듀테륨화 막을 구비하는 MOSFET 디바이스에 대한 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 소스 영역
13 : 드레인 영역 14 : 게이트
15 : 게이트 폴리실리콘 16 : 측벽 스페이서
17 : 자체 정렬된 실리사이드 층
18 : 장벽 실리콘 질화물 층 19 : 산화물 패시베이션 층
본 발명의 제 1 실시예에서, 원래 막은 반도체 디바이스의 제조시에 대량의 듀테륨을 지닌 채로 형성된다. 두 가지 효과가 있는데 즉, 계면을 이미 패시베이션한 듀테륨을 교체할 만한 반응 수소의 소스가 없다는 것과, 패시베이션용 듀테륨이 후속적인 처리동안 열적으로 디트랩될(detrapped) 경우 대규모 듀테륨 저장소를 사용하여 실리콘/실리콘 이산화물 계면에 듀테륨을 공급할 수 있다는 것이다. 또한, 반도체 디바이스에서 다수의 막을 형성하기 위한 처리 온도는 실리콘/실리콘 이산화물 계면을 디패시베이션하여(depassivate) 듀테륨/수소 교환 메커니즘을 생성하기에 충분할 정도로 높다(즉, 400℃). 따라서, 물질 침착의 초기 얼마동안 처리 환경에서 D2를 이용하면, 처리 온도까지 가열하는 동안 듀테륨을 잃어버린 상태를 패시베이션할 수 있다.
보다 구체적으로, 본 발명의 제 1 실시예에서, 수소 함유 및 처리 환경에 영향을 미치는, 반도체 제조 시에 막 형성용 반응물과 종으로서 사용된 수소 함유 물질을 변경하여, 대신에 막을 형성하는 동안 그 듀테륨화 상사체(analogs)를 사용한다. 이러한 부류의 물질은 예를 들면, 습식 산화 시스템에서 이용된 듀테륨 산화물(D2O) 또는, 화학적 기상 증착(CVD) 공정으로 막을 제공하는데 이용된 듀테륨화 실란(SiD4), 디클로로실란(SiCl2D2), 암모니아(ND3)를 포함한다. 이러한 듀테륨화 물질은 게이트 산화물, 폴리실리콘 게이트, 측벽 스페이서, 장벽 질화물, 그리고 산화물 패시베이션 막 등과 같은 구성 요소의 하나 또는 그 이상의 침착에서 사용된다. 본 실시예의 전반적인(overarching) 원리는 침착에 부수하여 웨이퍼를 어닐링하는 수소 함유 환경을 제공하거나 또는, 후속 처리 동안 게이트 산화물에 주입될 수 있는 수소의 저장소를 제공하는 막 공정을 식별하는 것이다. 산화물 패시베이션 막을 처리하는 공정이 또한 장벽 질화물 층이 듀테륨화되지 않는 본 발명에 포함될 수 있다 하더라도, 적용가능한 공정은 또한 임의의 후속적으로 형성된 막으로부터 게이트 산화물로 수소가 확산하는 것을 차단하는 듀테륨화 패시베이션 질화물을 형성하기 전에 발생하는 공정으로 한정될 것이다. 경제적 측면 또는 공급적 측면을 고려하면, 본 발명에 따라 듀테륨화될 수 있는 디바이스 층의 수는 제한될 수 있는데, 즉 듀테륨과 듀테륨 화합물은 현재 고가이고 또는 그 사용 가능성이 제한된다. 이상적으로, 게이트 산화물과 실리콘 질화물 장벽 층을 듀테륨화하는 것을 강조하는 것이 열전자 효과를 완화하고 듀테륨과 수소가 디바이스내 그 원래의 혼입 위치로부터 벗어나서 이동하는 것을 방지하는데 이 시점에서 가장 중요한 것으로 여겨진다 하더라도, 그렇지 않으면 수소로써 또는 수소가 있는 상태에서 형성되었을 많은 이러한 층들이 그 대신 듀테륨화되어 전체 효과를 향상시킬 것이다.
실리콘 기판(11)과 소스/드레인 영역(12, 13)을 구비하는 도 1의 MOSFET 디바이스(10)를 참조하면, 본 실시예에 의해 처리될 수 있는 막은 게이트 산화물(14), 게이트 폴리실리콘(15), 측벽 스페이서(16), 장벽 실리콘 질화물 층(18), 그리고 침착된 산화물 패시베이션 층(19) (예를 들면, SiO2, PSG, BSG, BPSG)을 포함한다. 자체 정렬된 실리사이드 층(17)은 장벽 실리콘 질화물(18)을 형성하기 전에 종래의 방법에 의해 게이트(15) 및 소스/드레인 영역(12/13) 위에 제공될 수 있다. 실리콘 기판, 바람직하게는 단결정 실리콘 물질은, 궁극적으로 원하는 타입의 FET 동작에 대해 적합한 것으로서 제공된 웰 임플란트(well implant)를 구비하는 p형 또는 n형일 수 있다. 임의의 종래의 여러 아이솔레이션 프로세싱과 웰 임플란트는 이 디바이스에 사용될 것이지만, 이러한 측면은 특히 본 발명의 일부를 이루고 있지 않기 때문에 명료하게 하기 위하여 도 1-3에서 도시되지는 않는다.
본 발명의 중요한 목적은 실리콘/실리콘 이산화물 계면(20)에서 열전자 효과에 의한 손상을 방지하지는 못한다 하더라도 상당히 억제하는데 있다.
수소화 반응물(hydrogenated reactant)을 이용하는 종래의 실리콘 산화 시스템은 일반적으로 예를 들면, 반도체 기판 위에 게이트 산화물(14)을 형성하기 위해 듀테륨을 혼합하는 실리콘 이산화물 (실리카) 막을 형성하는 본 발명에 유용하다. H2O를 이용하는 습식 산화 공정과 실란을 이용하는 CVD 시스템은 실리콘 위에 듀테륨화 실리콘 이산화물 막을 제공하기 위하여 본 발명에 따라 개조될 수 있다.
본 발명의 제 1 실시예의 하나의 구체적인 적용예로서, '습식 산화' 공정은 반도체 기판 위에 게이트 산화물(14)을 형성하는데 이용된다. H2O, HCl, 및 TCA는 열 산화물을 형성하는데 이용된 종래의 습식 산화 공정에서 이용된 기체이다. 본 발명에서, D2O, DCl, 및 듀테륨화 TCA는 그렇지 않으면 습식 산화 처리 동안 이용되는 각각의 수소 상사체를 대체한다.
바람직한 일실시예에서, 발열성 물 시스템(pyrogenic water system)은 게이트 산화물을 형성하는 습식 산화 공정에 대해 이용된다. 이와 관련하여, 다른 종래의 공동 반응물(co-reactant) 즉, 수소 대신 산소와 듀테륨이 예를 들면, 석영 또는 순수 실리콘과 같은 확산 튜브에 직접적으로 공급되고, 여기서 웨이퍼는 700 내지 1000℃ 사이의 온도에서 유지되며, 기체들은 반응하여 산화 공정에 대한 급수원인 듀테륨 산화물(D2O)의 증기 즉, 중수 증기를 형성한다. 0-9%의 DCl 등가물로써 두께가 약 30Å 내지 약 200Å인 산화물 막을 형성하기에 충분한 기간동안, 예를 들면, 약 6 sLm(분당 표준 리터)의 O2유동율(flow rate)과 약 3.6 sLm의 D2유동율이 이용될 수 있다.
습식 산화 공정에서 실리콘상에 게이트 산화물 막을 성장시키는 동안, 막이 실리콘 기판 위에 형성되고 있는 듀테륨은 게이트 산화물내에 축적된다. 게이트 산화물 형성 동안 듀테륨의 이러한 인시튜 혼입(incorporation)에 의하여, 열전자 효과를 더욱 방지하는 강인한 실리콘 이산화물과 실리콘/실리콘 이산화물 계면을 제공하게 된다.
게이트 산화물 또는 다른 반도체 층내의 열전자 효과로 인한 미완의(premature) 디바이스의 고장을 방지하는데 필요한 듀테륨 혼입의 수준은 본 기술 분야의 통상의 지식을 가진 자에 의해 경험적으로 결정될 수 있다. 즉, 이상적으로, 반도체 디바이스 제조기간 동안 사용된 모든 수소화 반응 종 및/또는 시스템 대기 개스에 대해 듀테륨화 상사체를 이용하는 것이 가장 바람직할 것이지만, 경제적 그리고 공급 유효성의 제한으로 인해 그러한 시나리오가 실시되지 못할 수도 있다. 따라서, 본 명세서에서 설명된 본 발명의 목적을 달성하는데 듀테륨화된 반응물을 충분히 이용하는 것에 대해 관심을 갖는 한, 듀테륨과 수소 반응물 및 기체의 혼합도 또한 고려된다. 또한, 게이트 산화물뿐만 아니라, 측벽 스페이서 막, 폴리실리콘 게이트, 장벽 실리콘 질화물 장벽(만약 존재할 경우), 그리고 산화물 패시베이션 막도 또한 접점과 같은 BEOL 어닐링이나 또는, 550-600℃에서 실행되는 선형 어닐링 동안 하층 산화물내로 방출될 수 있는 상당한 양(fractions)의 수소를 그렇지 않으면 포함할 수도 있는 MOSFET 디바이스에서 발견된다. 따라서, 막 형성에서 사용된 종래의 수소 함유 반응물 및/또는 희석액(dilutants) 대신 듀테륨 상사체를 이용하여 유익하게 형성될 수 있는 다른 막이 아래에서 설명된다.
예를 들면, 게이트 폴리실리콘(15)은 종래의 수소 반응물을 그의 듀테륨 상사체로 교체하는 CVD 방법에 의해 듀테륨화 상태에서 형성될 수 있다. 안전을 이유로 때때로 H2를 이용하여 선택적으로 희석된 SiH4의 분해에 의한 LPCVD로 폴리실리콘 막을 성장시키는 것은 본 기술 분야에서 알려져 있다. 그러나, 본 발명에서는, 게이트 폴리실리콘(15)은 SiD4가 실란(SiH4)을 대체하고 D2가 다결정 실리콘(폴리실리콘)을 형성할 때 사용된 임의의 H2희석액 캐리어 기체를 대체하는 LPCVD에 의해 형성될 수 있다. 이러한 CVD 처리를 이용하여 폴리실리콘 게이트를 성장시키는 것은 350 sccm SiD4및 50 sccm D2의 소스 기체를 이용하여, 150 mTorr의 시스템 압력에서, 약 550에서부터 650℃까지의 시스템 온도에서 실행될 수 있으며, 여기서 성장의 결과로 약 1000 내지 4000Å의 막 두께가 형성 된다.
게이트(15)용 측벽 열 산화물(16)은 HCl 대신 DCl로 교체하거나 또는, 기존의 TCA 대신 듀테륨화 TCA로 교체함으로써 형성될 수 있다. 예를 들면, 측벽 열 산화물의 성장은, 20-30℃의 소스 온도에서, 0.1 내지 1.2 sccm의 유동율의 N2캐리어 기체내에서, 650-900℃의 시스템 온도, 15 sLm의 O2유동율 및 듀테륨화 TCA를 사용하여 디바이스 설계에 따라 약 60 내지 3000Å의 막 두께를 제공하는 CVD에 의해 달성될 수 있다. 대안적으로, APCVD와 LPCVD 시스템에서 O2또는 NO2와 같은 산화제(oxidant)의 존재하의 종래의 실란(SiH4)의 산화공정은 실란 대신에 SiD4를 이용하여 듀테륨화 측벽 실리카 막을 성장시키기 위하여 수정될 수 있다. 또한 듀테륨화 측벽 실리카는 SiD4/O2, SiD4/CO2, 및 SiD4/N2O의 혼합물의 반응에 의한 PECVD로 성장될 수 있다. 또한, 산화물 스페이서(16)는 CVD 또는 플라즈마 인핸스트(plasma-enhanced) CVD중 어느 하나에 의하여, 듀테륨화 TEOS를 분해함으로써 형성될 수 있다.
듀테륨화 측벽 실리콘 질화물 스페이서(16)는 CVD 공정에서 암모니아 대신 ND3로, 실란 대신 SiD4로 교체함으로써 CVD에 의해 형성될 수 있다. 침착된 실리콘 질화물 막에서는 화학량론(stoichiometry)으로부터 상당히 벗어나는 현상을 종종 보게 되는데, 이러한 이유로 이러한 막은 때때로 단순히 SiN 막으로 불린다고 본 기술 분야에서 인식되고는 있지만, 실리콘 질화물은 그 화학량론적 형태로 Si3N4에 의해 부여된 합성물(composition)을 구비한다.
소스/드레인 영역(12/13)은 종래의 이온 주입 방법에 의해 형성된다. 종래의 기술에 따르면, 바로 위에서 설명된 단계에서 형성된 바와 같은 산화물 (또는 질화물) 스페이서 층(16)은 소스와 드레인 영역(12/13)에서의 위치에서 이방성으로 제거되어, 폴리실리콘 게이트(15) 위에서 산화물 (또는 질화물) 측벽(16)을 남기게 된다. 그 다음에 자체 정렬된 실리사이드 층(17)이 종래의 기술에 의해 폴리실리콘 게이트(15)와 소스/드레인 영역(12/13) 상에 형성된다. 금속은 인시튜 표면 세정 후에 침착되고, 실리사이드는 가령, 고속 열 어닐링(RTA)과 같은 어닐링에 의해 형성된다. RTA 동안, 사용된 어떠한 수소라도 듀테륨으로 교체하는 것이 바람직하다. 어닐링 후, 미반응 금속은 선택적 에칭에 의해 제거되어, 소스/드레인 영역(12/13)에 그리고 게이트(15) 위에 자체 정렬된 실리사이드(17)가 남게된다. 자체 정렬된 실리사이드(17)의 타입은 반드시 제한되지는 않으며, 가령, PtSi, Pd2Si, CoSi2등과 같은 기존의 실리사이드 물질일 수 있다. 본 기술 분야의 통상의 지식을 가진 자는 전계 효과 트랜지스터내에 자체 정렬된 실리사이드를 형성하는데 이용된 이러한 단계를 매우 잘 알 것이며, 그에 대한 더 이상의 상세한 설명 또는 예시는 이해를 위하여 반드시 필요한 것은 아니다.
이 제 1 실시예에서, 장벽 실리콘 질화물 층(18)은 선택적으로 듀테륨화될 수 있다. 예를 들면, 장벽 질화물 층(28)은 암모니아 대신 ND3로, 그리고 실란 대신 SiD4로 교체하여 CVD에 의해 형성된다. 듀테륨화 장벽 질화물은 상부층으로부터 디바이스(10)내로 수소가 후속적으로 확산하는 것을 차단한다. 장벽 질화물 층(18)의 성장은, 15 sccm의 ND3유동율, 60 sccm의 SiD4유동율, 및 4000 sccm의 N2유동율을 이용하여, 약 350에서부터 500℃까지의 시스템 온도에서, 5 Torr의 시스템 압력에서 실행되어, 약 700에서부터 약 1000Å까지의 범위의 막 두께를 제공할 수 있다.
다음에, 산화물 패시베이션 막(19)은 디바이스 위에 형성된다. 산화물 패시베이션 막(19)은 도핑되거나 또는 도핑되지 않은 실리콘 산화물일 수 있다. 예를 들면, 산화물 패시베이션 막(19)은 듀테륨화 실리콘 이산화물을 형성하기 위하여 듀테륨화 TEOS의 분해에 의해 형성될 수 있다. 대안적으로, 산화물 패시베이션 막(19)은, 예를 들면, 듀테륨화 PSG, BPSG 또는 AsSG를 형성하기 위하여 포스핀, 디보란(diborane) 또는 아르신(arsine) 도판트(즉, P, B 또는 As 하이브리드)의 존재하에 듀테륨화 TEOS를 분해함으로써 형성될 수 있다. 듀테륨화 산화물 패시베이션 층(19)의 제공은 장벽 실리콘 질화물 층을 구비하지 않는 기술에 대해 특히 유용하다.
산화물 패시베이션 층(19)은 폴리실리콘 게이트(15)와 표준 상단 금속화층(도시되지 않음) 사이에 절연층을 형성한다. 실리콘 산화물 패시베이션 막(19)의 성장은 듀테륨화 TEOS의 앰플(ampule)을 통하여 560 sccm의 헬륨 유동율을 이용하여, 약 300에서부터 약 500℃까지의 시스템 온도에서 실행될 수 있으며, TEOS 증기는 시스템 압력 5 내지 20 Torr에서, 800 sccm 유동율의 O2와 결합되어, 약 1마이크로미터의 막 두께를 제공한다.
산화물 패시베이션 막(19)은 또한, 산화물 패시베이션 막(19)을 형성하기 위한 위에서 설명된 것과 동일한 기본 반응 시스템에서, 도판트로서 포스핀, 디보란 또는 아르신을 이용함으로써, 듀테륨화 PSG, BPSG 또는 AsSG로서 침착될 수 있다. 산화물 패시베이션 막(19)을 다양하게 도핑하는 것이 우수한 리플로우(reflow) 특성이 필요한 곳에서 바람직하다. 비록 요구되지는 않지만, 포스핀, 디보란 또는 아르신 도판트는 그 결과를 더욱 개선하기 위하여 그들 자신이 듀테륨화될 수 있다(즉, 수소 원자가 분자상태의 듀테륨으로 교체됨).
산화물 패시베이션 막(19)은 또한, O2로써 SiD4및 PH3(포스핀)를 공동 산화시킴으로써 형성될 수 있다. 듀테륨화 BPSG 막은 또한, 질소 캐리어 기체내에서, O2및 N2O를 이용한, SiD4, B2H6혹는 B2D6, 그리고 PH3또는 PD3의 공동 산화를 이용하는 CVD 방법에 의해 성장될 수 있다.
본 발명에서 이용된 프로세싱은, 그렇지 않으면, 듀테륨화되지 않은 반응물이 사용될 경우 그 환경에 존재하였을 상당한 양의 수소의 생성을 방지하는데, 여기서 수소는 게이트 산화물로 확산하여 이전 어닐링에서 게이트 산화물에 남아있던 듀테륨의 일부 또는 전부를 대체하는 경향이 있다.
본 발명의 제 2 실시예에서, 게이트 산화물과 같이 그 형성기간 동안 막을 인시튜 듀테륨화하는 방법에 대한 대안으로서 한 방법이 제공된다. 그 대신, 듀테륨화는 어닐링 이후의 처리에 의해 영향을 받으며, 그 다음, 디바이스는 듀테륨 저장소 및/또는 장벽 층으로 봉인된다. 이 방법은 듀테륨화 물질이 수소화 물질보다 원래 더 비싸기 때문에 제조 원가를 상당히 감축시킬 수 있고, 이 실시예는 듀테륨화 화학 종의 이용을 필요로 하는 공정 단계의 수를 효과적으로 감소시킨다. 본 발명의 제 2 실시예는 이하에서 설명될 두 개의 상이한 변형예를 구비한다.
도 2에 도시된 제 1 변형예에서, 기본 개념은 각각의 막에 대해 표준 수소화 반응 물질을 이용하여 형성된 막을 구비하는 디바이스 구조체(200)로 시작한다는 것이다. 즉, 게이트 산화물(24), 게이트(25) 그리고 게이트 측벽 스페이서(26)는 종래의 기술에 의해 실리콘 기판 위에 형성된다. 소스/드레인 영역(22/23)은 종래의 이온 주입 방법에 의해 형성된다. 그 다음, 자체 정렬된 실리사이드(27)는 게이트(25)와 소스/드레인 영역(22/23) 위에 형성된다.
그 다음, 앞서 형성된 게이트 산화물(24), 게이트(25), 게이트 측벽 스페이서(26) 등을 듀테륨화하기 위하여 듀테륨 환경 어닐링이 실행된다. 이러한 듀테륨 어닐링은 다른 종래의 어닐링 노 장비내에서 D2환경하에 400 내지 600℃에서 실행된다. 듀테륨 어닐링은 가령 게이트 산화물 층(24), 폴리실리콘(25), 측벽 스페이서(26)와 같은 인접 디바이스 막에서, 그리고 실리콘/실리콘 이산화물 계면(20)에서, 가능한 한 많은 수소를 교체(교환)하고 및/또는 댕글링 결합(dangling bonds)을 채우는데 이용된다. 이러한 웨이퍼의 어닐링은 전형적으로 전체 FEOL 공정의 끝에서 행해지나, 듀테륨 저장소/장벽 층(28)이 게이트(25) 위에 침착되기 전에 행해진다. 후속 처리 단계에서, 듀테륨화 장벽 질화물(28)이 디바이스 위에 성장된다.
이를 달성하기 위하여, 단일 듀테륨화 장벽/저장소 층(28)은 제 1 실시예의 듀테륨화 질화물 층(18)에 대해 위에서 설명된 것과 동일한 방식으로 형성될 수 있다. 층(28)은 앞서 듀테륨화된 층 위에 듀테륨 어닐링에 의해 고 듀테륨 농도를 갖는 저장소를 형성한다.
도 3에 도시된 바와 같은 제 2 실시예의 제 2 변형예에서, 고 듀테륨 농도를 구비한 상기 듀테륨화된 장벽 질화물 층(18/28)과 동일한 방식으로 형성된 듀테륨 저장소 층(38a)이 제공되고, 수소/듀테륨 이동을 금지하는 저 수소 및 듀테륨 농도를 구비한 상부의 별도의 확산 장벽 층(38b)과 함께 사용된다. 도 3에서는 또한, 실리콘 기판(31), 소스/드레인 영역(32/33), 게이트 산화물(34), 게이트 폴리실리콘(35), 게이트 측벽 스페이서(36), 실리사이드(37)가 도시된다. 본 발명의 이러한 제 2 실시예에서, 게이트 산화물(34), 게이트 폴리실리콘(35), 게이트 측벽 스페이서(36)는 이 시점에서 듀테륨화 반응물을 이용하지 않고서 종래의 방법에 의해 침착된다.
확산 장벽 층(38b)은 가령, 본 명세서에 참조로 인용되어 있는, 엑스. 더블류 왕등(X. W. Wang et.al.)의,The Japanese Society of Applied Physics, Highly Reliable Silicon Nitride Films Made by Jet Vapor Deposition, reprinted from Extended Abstracts of the 1994 Inter. Conf. on Solid State Devices and Materials, August 23-26,1994, Pacifico Yokohama, Japan, pp. 856-858에서 설명된 방법에 의해 분사식 기상 침착(JVD) 질화물로서 형성될 수 있다. 대안적으로, 확산 장벽 층(38b)은 암모니아 및 실란 대신 질소 및 실란으로 만들어진 소량의 수소 함유 질화물로서 형성될 수 있다.
듀테륨 저장소 막(38a)과 확산 장벽 층(38b)의 조합은 디바이스내에 여전히 남아있는 수소가 가질 수 있는 효과를 약화시키는 작용을 하며, 혼입된 듀테륨의 유익한 효과를 효과적으로 봉인(seals in)하며, 수소하의 추가적인 열적 어닐링과 프로세싱이 수소와 듀테륨의 교환 없이 디바이스(300)의 BEOL 프로세서에서 일어날 수 있게 한다. 그 다음, 패시베이션 산화물(39)은 듀테륨화 장벽 막(38a)과 확산 장벽 막(38b)의 상부에 침착될 수 있고, 상기 패시베이션 산화물은 듀테륨화될 필요는 없다.
본 연구자는 종래의 질화물 장벽 층 형성 공정이 사용된 SiH4및 NH3반응물에 의한 수소의 공급원임을 SIMS에 의해 확신하게 되었다. 문제점은 질화물 공정 동안 SiH4와 NH3을 통하여 유입된 수소가 이전의 금속 공정후 어닐링 공정 동안 실리콘/실리콘 이산화물 계면에 축적된 듀테륨을 대체한다는 것이다. 따라서, 본 실시예에서는 패시베이션을 위한 금속 공정후 듀테륨 어닐링 공정을 실행하는 단계를 포함할 뿐만 아니라, 그 어닐링의 효과를 유지하기 위하여 듀테륨화 반응물을 사용하여 듀테륨화 장벽 질화물을 형성하는 단계가 후속적으로 행해진다.
위에서 설명된 바와 같은 제 1 또는 제 2 실시예에 적용할 수 있는 본 발명의 또다른 개선예에서, 저온 프로세싱 즉, 400℃ 이하에서의 프로세싱을 임의의 듀테륨 혼입 단계 및 모든 듀테륨 혼입 단계 후에 이용하여 실리콘/실리콘 이산화물 계면에서 듀테륨의 유지를 돕는다. 이러한 방식으로 디바이스에서의 열적 장애를 피함으로써 듀테륨이 수소로 대체되는 현상의 발생율을 감소시킨다. 예를 들면, 본 발명의 제 2 실시예에 적용된 바와 같이, 확산 장벽 층을 수반하지 않고 이용된 듀테륨 저장소 질화물 층(28)의 침착 후 또는, 듀테륨 저장소 질화물 층(38a)과 확산 장벽 층(39b)을 모두 침착한 후에 실행된 어닐링은 400℃ 이하의 온도에서 실행될 것이다. 400℃ 이하의 온도에서 실행될 이러한 어닐링은 금속화 공정후 어닐링일 수 있다. 또한, 가령 도 3에서의 층(39)과 같은 산화물 패시베이션 층상에서 공통으로 실행되는 종래의 고밀도화 어닐링은 400℃ 초과의 온도에서 실행되어야 하기 때문에 본 개선예에서 모두 생략될 것이다.
본 발명은 위에서 언급된 실시예에만 특히 한정되는 것이 아니라, 그 대신에 특정 기술에서의 집적 공정의 세부 사항에 따라 그 원리를 이용하는 다수의 경우를 포함한다. 듀테륨화 물질이 특히 개별 듀테륨 어닐링의 효과를 유지하거나 또는 수소 저장소 대신 듀테륨 저장소를 만드는데 사용되는 어떠한 상황에서도 본 발명을 실행할 수 있어서, 후속 열 사이클에 이어지는 이러한 효과를 제공할 수 있다.
본 발명을 또한, TFT, 폴리레지스터(ployresistors), 폴리에미터 바이포울러에 적용해 보는 것도 고려해 볼 수 있다. 처음의 두 경우, 듀테륨은 드레인 경계를 패시베이션하고 열전자 스트레스에 대해 더 큰 저항력을 제공하는 역할을 수행한다. 나머지의 경우, 수소 보다 듀테륨은 폴리(ploy)를 통하여, 보론을 비활성화시킬 수 있는 바이포울러 접합으로 덜 드리프트할 것 같다. 또한, 역바이어스된 전류에 의한 에미터-베이스 접합 위의 산화물의 열화도 또한 억제될 것이다.
본 발명이 바람직한 실시예의 견지에서 설명되었지만, 본 기술 분야의 통상의 지식을 가진 자는 첨부된 청구 범위의 정신과 범위 내에서 본 발명이 수정되어 실행될 수 있음을 인식할 것이다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 열전자 효과로 인한 실리콘/실리콘 산화물 계면에서의 열화를 더욱 방지하기 위하여, 막을 형성하는 동안 듀테륨화 종을 포함하는 소스 물질이 제공되는 반도체 디바이스용 막 형성 방법을 제공할 수 있다.

Claims (17)

  1. 막을 형성하는 동안 듀테륨화 종(species)을 포함하는 소스 물질을 제공하는 단계를 포함하는 반도체 디바이스용 듀테륨화 막 형성 방법.
  2. 제 1 항에 있어서,
    상기 막 형성 단계는 침착 단계인 반도체 디바이스용 듀테륨화 막 형성 방법.
  3. 제 2 항에 있어서,
    상기 침착 단계는 반도체 프로세싱을 위한 것인 반도체 디바이스용 듀테륨화 막 형성 방법.
  4. 제 3 항에 있어서,
    상기 침착 단계는 반도체 표면을 패시베이션하기 위한 듀테륨의 저장소를 제공하는 반도체 디바이스용 듀테륨화 막 형성 방법.
  5. 제 2 항에 있어서,
    상기 침착 단계는 수소 확산에 대한 장벽을 제공하는 반도체 디바이스용 듀테륨화 막 형성 방법.
  6. 제 2 항에 있어서,
    상기 침착 단계는 듀테륨화 실리콘 질화물을 침착하는 반도체 디바이스용 듀테륨화 막 형성 방법.
  7. 제 1 항에 있어서,
    상기 막은 발열성 습식 산화에 의해 실리콘 기판 위에 형성된 실리콘 이산화물이고, 상기 듀테륨화 종은 듀테륨 산화물을 포함하는 반도체 디바이스용 듀테륨화 막 형성 방법.
  8. 제 1 항에 있어서,
    상기 막은 게이트 산화물, 폴리실리콘 게이트, 게이트 측벽 스페이서, 장벽 질화물 층, PSG 층으로 구성된 그룹으로부터 선택되는 반도체 디바이스용 듀테륨화 막 형성 방법.
  9. 제 1 항에 있어서,
    상기 듀테륨화 막은 실리콘 기판 위에 형성되는 반도체 디바이스용 듀테륨화 막 형성 방법.
  10. 열전자 효과에 대해 향상된 저항력을 갖는 MOSFET 디바이스를 제조하기 위한 방법에 있어서,
    ① 실리콘 기판, 상기 실리콘 기판 위에 있는 전도성 게이트, 상기 실리콘 기판과 상기 게이트 사이에 제공된 게이트 산화물을 포함하는 중간 반도체 디바이스를 제공하는 단계와,
    ② 듀테륨 함유 환경에서, 약 400℃부터 약 600℃까지의 범위의 온도에서 반도체 디바이스를 어닐링하는 단계와,
    ③ 상기 어닐링된 반도체 디바이스 위에 듀테륨을 포함하는 저장소 및 장벽 질화물 막을 형성하는 단계를 포함하는
    MOSFET 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 저장소 및 장벽 질화물 막을 형성하는 단계는 SiD4와 ND3을 포함하는 환경에서 상기 FET 디바이스 위에 플라즈마 인핸스트 화학적 기상 증착을 실행하는 단계를 포함하는 MOSFET 디바이스 제조 방법.
  12. 제 10 항에 있어서,
    상기 듀테륨 저장소와 장벽 질화물 막 위에 수소 및 듀테륨 확산 장벽 질화물 층을 형성하는 단계를 더 포함하는 MOSFET 디바이스 제조 방법.
  13. 제 11 항에 있어서,
    상기 수소 및 듀테륨 확산 장벽 질화물 층은 분사식 기상 침착에 의해 형성되는 MOSFET 디바이스 제조 방법.
  14. 반도체 디바이스 형성 방법에 있어서,
    ① 실리콘 기판 위에 막을 형성하는 동안 듀테륨화 종을 포함하는 소스 물질을 제공하는 단계와,
    ② 상기 제공 단계 후에 상기 반도체 디바이스를 완성하기에 적합한 프로세싱 단계들을 실행하는 단계―상기 프로세싱 단계는 각각 400℃ 이하의 온도에서 실행됨―를 포함하는
    반도체 디바이스 형성 방법.
  15. 제 14 항에 있어서,
    상기 프로세싱 단계들은 적어도 하나의 어닐링 공정을 포함하는 반도체 디바이스 형성 방법.
  16. 제 14 항에 있어서,
    상기 프로세싱 단계들은 듀테륨 포함 환경에서 실행되는 적어도 하나의 어닐링 공정을 포함하는 반도체 디바이스 형성 방법.
  17. 제 14 항에 있어서,
    상기 반도체 디바이스는 FET 디바이스인 반도체 디바이스 형성 방법.
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